JPH02153675A - イメージデータの二値化回路 - Google Patents
イメージデータの二値化回路Info
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- JPH02153675A JPH02153675A JP63307303A JP30730388A JPH02153675A JP H02153675 A JPH02153675 A JP H02153675A JP 63307303 A JP63307303 A JP 63307303A JP 30730388 A JP30730388 A JP 30730388A JP H02153675 A JPH02153675 A JP H02153675A
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- signal
- level detection
- circuit
- input
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/403—Discrimination between the two tones in the picture signal of a two-tone original
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06V30/00—Character recognition; Recognising digital ink; Document-oriented image-based pattern recognition
- G06V30/10—Character recognition
- G06V30/16—Image preprocessing
- G06V30/162—Quantising the image signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V30/00—Character recognition; Recognising digital ink; Document-oriented image-based pattern recognition
- G06V30/10—Character recognition
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- Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Facsimile Image Signal Circuits (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ファクシミリ装置等に設けられたイメージ
センサから出力されたイメージデータを二値化するイメ
ージデータの二値化回路に関するものである。
センサから出力されたイメージデータを二値化するイメ
ージデータの二値化回路に関するものである。
第４図は従来の固定スライス方式のイメージデータの二
値化回路を示すブロック図でアリ、図において、１は画
像を読み取るイメージセンサ、２はイメージセンサ１か
ら出力されたアナログ信号を画素単位に、ｎビットのデ
ィジタル信号に変換する画信号処理回路、３はしきい値
レベルを変化させるためｍビットの切換信号を出力する
濃淡切換回路、４は濃淡切換回路３から出力されたｍビ
ットの切換信号にもとづいて、ｎビットのしきい値を出
力するしきい値発生回路、５はｎビットのディジタル値
化された画信号とｎビットのしきい値とを比較して二値
信号を出力するｎビットの比較器である。
値化回路を示すブロック図でアリ、図において、１は画
像を読み取るイメージセンサ、２はイメージセンサ１か
ら出力されたアナログ信号を画素単位に、ｎビットのデ
ィジタル信号に変換する画信号処理回路、３はしきい値
レベルを変化させるためｍビットの切換信号を出力する
濃淡切換回路、４は濃淡切換回路３から出力されたｍビ
ットの切換信号にもとづいて、ｎビットのしきい値を出
力するしきい値発生回路、５はｎビットのディジタル値
化された画信号とｎビットのしきい値とを比較して二値
信号を出力するｎビットの比較器である。
次に動作について説明する。イメージ七ンーサ１で読み
取られた画像は、画像の濃淡に応じた電圧レベルを有す
るアナログ信号として出力され、画信号処理回路２に入
力される。このアナログ信号は、画信号処理回路２で、
画素単位にサンプルホールド、Ａ−Ｄ変換等の信号処理
がされて、ｎビットのディジタル値に変換される。
取られた画像は、画像の濃淡に応じた電圧レベルを有す
るアナログ信号として出力され、画信号処理回路２に入
力される。このアナログ信号は、画信号処理回路２で、
画素単位にサンプルホールド、Ａ−Ｄ変換等の信号処理
がされて、ｎビットのディジタル値に変換される。
一方、操作者は原稿の全体の濃度に応じて濃淡切換回路
３の設定を行う。この設定は、第５図に示すようにｍビ
ットのスイッチ設定で行われる。
３の設定を行う。この設定は、第５図に示すようにｍビ
ットのスイッチ設定で行われる。
このｍビットのスイッチ設定は、切換信号としてしきい
値発生回路４に対して出力される。第５図に示したしき
い値発生回路４は、第１．第２．第ｎ−１および第ｎビ
ットを固定し、第３〜第ｎ−２ビツトを切換信号によシ
可変できるようにして、ｎビットのしきい値を出力する
回路である。
値発生回路４に対して出力される。第５図に示したしき
い値発生回路４は、第１．第２．第ｎ−１および第ｎビ
ットを固定し、第３〜第ｎ−２ビツトを切換信号によシ
可変できるようにして、ｎビットのしきい値を出力する
回路である。
上記のｎビットのディジタル値とｎビットのしきい値と
が、それぞれ比較器５に入力され、２進数として大小が
比較さ江る。比較の結果、ｎビットのディジタル値つま
シ画信号の方が大きい場合には、比較器５はＨレベルを
出力し、それ以外はＬレベルを出力する。このようにし
て、イメージデータは二値化される。
が、それぞれ比較器５に入力され、２進数として大小が
比較さ江る。比較の結果、ｎビットのディジタル値つま
シ画信号の方が大きい場合には、比較器５はＨレベルを
出力し、それ以外はＬレベルを出力する。このようにし
て、イメージデータは二値化される。
従来のイメージデータの二値化回路は以上のように構成
されているので、原稿に応じて操作者がしきい値のスイ
ッチ設定を変更しなければならず、適切な設定をしない
と原稿の文字等以外の部分（原稿の背景）が濃い場合に
は、送信画信号にノイズが重畳されていたシ、文字が薄
い原稿の場合には文字が出にくいという課題があった。
されているので、原稿に応じて操作者がしきい値のスイ
ッチ設定を変更しなければならず、適切な設定をしない
と原稿の文字等以外の部分（原稿の背景）が濃い場合に
は、送信画信号にノイズが重畳されていたシ、文字が薄
い原稿の場合には文字が出にくいという課題があった。
また、原稿内で背景の濃淡に差がある部分が存在したり
、文字の濃い部分と薄い部分とが混在したシする特殊条
件のある原稿に対して、最適のしきい値を設定すること
は困難であるなどの課題があった。
、文字の濃い部分と薄い部分とが混在したシする特殊条
件のある原稿に対して、最適のしきい値を設定すること
は困難であるなどの課題があった。
この発明は上記のような課題を解消するためになされた
もので、最適のしきい値を自動的にあるいは半自動的に
出力するとともに、特殊条件のある原稿に対しても、原
稿内の各部分に対応して最適のしきい値を出力するイメ
ージデータの二値化回路を得ることを目的とする。
もので、最適のしきい値を自動的にあるいは半自動的に
出力するとともに、特殊条件のある原稿に対しても、原
稿内の各部分に対応して最適のしきい値を出力するイメ
ージデータの二値化回路を得ることを目的とする。
この発明に係るイメージデータの二値化回路は、画信号
を選択用基準入力として、カウントアツプ用の第１のア
ップクロックとカウントダウン用のダウンクロックとの
いずれか一方を選択してクロック入力とし、複数の上位
側の計数出力ビットを第１のアドレス信号として出力す
る背景レベル検出回路と、画信号をロード判定入力とし
て、このロード判定入力が所定の判定条件と合致したら
前記ディジタル値をロードするとともに、第２のアップ
クロックをクロック入力として、このクロック入力を計
数して、複数の上位側の計数出力ビットを第２のアドレ
ス信号として出力する文字レベル検出回路と、前記第１
のアドレス信号と第２のアドレス信号とを合わせてアド
レス指定信号として、このアドレス指定信号で指定され
たアドレスのデータをしきい値として比較器に出力する
記憶回路とを備えたものである。
を選択用基準入力として、カウントアツプ用の第１のア
ップクロックとカウントダウン用のダウンクロックとの
いずれか一方を選択してクロック入力とし、複数の上位
側の計数出力ビットを第１のアドレス信号として出力す
る背景レベル検出回路と、画信号をロード判定入力とし
て、このロード判定入力が所定の判定条件と合致したら
前記ディジタル値をロードするとともに、第２のアップ
クロックをクロック入力として、このクロック入力を計
数して、複数の上位側の計数出力ビットを第２のアドレ
ス信号として出力する文字レベル検出回路と、前記第１
のアドレス信号と第２のアドレス信号とを合わせてアド
レス指定信号として、このアドレス指定信号で指定され
たアドレスのデータをしきい値として比較器に出力する
記憶回路とを備えたものである。
この発明における記憶回路は、アドレス指定信号で指定
されうる全アドレスについて、あらかじめ、所定のしき
い値が格納されていて、背景レベル検出回路と文字レベ
ル検出回路との出力に応じて最適のしきい値を出力する
。
されうる全アドレスについて、あらかじめ、所定のしき
い値が格納されていて、背景レベル検出回路と文字レベ
ル検出回路との出力に応じて最適のしきい値を出力する
。
以下、この発明の一実施例を図について説明する。第１
図は、この発明によるイメージデータの二値化回路を示
すブロック図であるが、第４図に示したものとは、画信
号処理回路２の出力、つま、？ｎビットのディジタル値
化された画信号をしきい値発生回路４にも供給している
点が異なっている。
図は、この発明によるイメージデータの二値化回路を示
すブロック図であるが、第４図に示したものとは、画信
号処理回路２の出力、つま、？ｎビットのディジタル値
化された画信号をしきい値発生回路４にも供給している
点が異なっている。
第２図は、この発明による背景レベル検出回路。
文字レベル検出回路および記憶回路をまとめたしきい値
発生回路の回路図である。図において、６は背景レベル
検出回路で、画信号を選択基準入力として一方の入力Ｂ
とし、後記するアップダウンカウンタ９の上位ｎビット
出力信号を他方の入力Ａとして、両入力の大小を比較す
るアップダウン選択コンパレータＴと、このアップダウ
ン選択コンパレータ７の出力に従って第１のアップクロ
ックである背景アップクロックと背景ダウンクロックと
の一方を選択して出力するセレクタ８と、アップタウン
選択コンパレータＴの出力に従ってカウントアツプする
かダウンするか定め、かつ、セレクタ８の出力クロック
を入力クロックとして計数する（ ｎ＋ｐ ）ビットの
アップダウンカウンタとで構成されている。１０は文字
レベル検出回路で、画信号をロード判定入力として一方
の入力Ｂとし、後記するプリセットカウンタ１２の上位
ｎビット出力信号を他方の入力Ａとして、両入力の大小
を比較するロード判定コンパレータ１１と、このロード
判定コンパレータ１１の出力に従って、画信号を上位ｎ
ビットにロードするロード入力端子（Ｌ端子）を有し、
第２のアップクロックである文字アップクロックを入力
クロックとして計数する（ ｎ＋ｑ ）ビットのプリセ
ットカウンタとで構成されている。１３は、ｍビットの
濃淡切換信号およびアップダウンカウンタの上位ｎビッ
ト出力信号（第１のアドレス信号）とプリセットカウン
タの上位ｎビット出力信号（第２のアドレス信号）とを
アドレス指定信号Ａ１〜Ａ２ｎ十□として、指定された
アドレスのデータをしきい値として出力する記憶回路で
あるＲＯＭである。
発生回路の回路図である。図において、６は背景レベル
検出回路で、画信号を選択基準入力として一方の入力Ｂ
とし、後記するアップダウンカウンタ９の上位ｎビット
出力信号を他方の入力Ａとして、両入力の大小を比較す
るアップダウン選択コンパレータＴと、このアップダウ
ン選択コンパレータ７の出力に従って第１のアップクロ
ックである背景アップクロックと背景ダウンクロックと
の一方を選択して出力するセレクタ８と、アップタウン
選択コンパレータＴの出力に従ってカウントアツプする
かダウンするか定め、かつ、セレクタ８の出力クロック
を入力クロックとして計数する（ ｎ＋ｐ ）ビットの
アップダウンカウンタとで構成されている。１０は文字
レベル検出回路で、画信号をロード判定入力として一方
の入力Ｂとし、後記するプリセットカウンタ１２の上位
ｎビット出力信号を他方の入力Ａとして、両入力の大小
を比較するロード判定コンパレータ１１と、このロード
判定コンパレータ１１の出力に従って、画信号を上位ｎ
ビットにロードするロード入力端子（Ｌ端子）を有し、
第２のアップクロックである文字アップクロックを入力
クロックとして計数する（ ｎ＋ｑ ）ビットのプリセ
ットカウンタとで構成されている。１３は、ｍビットの
濃淡切換信号およびアップダウンカウンタの上位ｎビッ
ト出力信号（第１のアドレス信号）とプリセットカウン
タの上位ｎビット出力信号（第２のアドレス信号）とを
アドレス指定信号Ａ１〜Ａ２ｎ十□として、指定された
アドレスのデータをしきい値として出力する記憶回路で
あるＲＯＭである。
次に動作について説明する。従来の場合と同様Ｋ、イメ
ージセンサ１で読み取られた画像は、画信号処理回路２
でｎビットのディジタル値の画信号に変換される。ここ
で、画像の魚信はｎビットで表示されるディジタル値の
小さい方に対応する。
ージセンサ１で読み取られた画像は、画信号処理回路２
でｎビットのディジタル値の画信号に変換される。ここ
で、画像の魚信はｎビットで表示されるディジタル値の
小さい方に対応する。
一方、画信号を二値化するためのしきい値はしきい値発
生回路４から出力されるのであるが、ここでは、濃淡切
換回路３から出力されたｍビットの濃淡切換信号、アッ
プダウンカウンタ９から出力された上位ｎビット出力信
号およびプリセットカウンタ１２から出力された上位ｎ
ビット出力信号を合わせた２ｎ＋ｍビットでアドレス指
定されたＲＯＭのデータを比較器５に出力している。
生回路４から出力されるのであるが、ここでは、濃淡切
換回路３から出力されたｍビットの濃淡切換信号、アッ
プダウンカウンタ９から出力された上位ｎビット出力信
号およびプリセットカウンタ１２から出力された上位ｎ
ビット出力信号を合わせた２ｎ＋ｍビットでアドレス指
定されたＲＯＭのデータを比較器５に出力している。
まず、背景レベル検出回路６の動作を説明する；この背
景レベル検出回路６には、背景レベル検出回路６の検出
出力を上げる方向に寄与する背景アップクロックと下げ
る方向に寄与する背景ダウンクロックとが入力されてい
る。また、ｎピットの画信号がＢ入力として、およびア
ップダウンカウンタ９の上位ｎビット出力信号がＡ入力
としてアップダウン選択コンパレータ７に入力されてい
る。
景レベル検出回路６には、背景レベル検出回路６の検出
出力を上げる方向に寄与する背景アップクロックと下げ
る方向に寄与する背景ダウンクロックとが入力されてい
る。また、ｎピットの画信号がＢ入力として、およびア
ップダウンカウンタ９の上位ｎビット出力信号がＡ入力
としてアップダウン選択コンパレータ７に入力されてい
る。
アップダウン選択コンパレータＴでＦｉＢ入力の方がＡ
入力よりも大きい（画像としては背景レベル検出信号よ
シも魚信である）場合には、アップダウンカウンタ９を
アップカウントとして動作させるため、セレクタ８が背
景アップクロックを出力するように、かつ、アップダウ
ンカウンタ９がアップカウントするようＫＳ端子および
Ｕ／Ｄ端子にアップ用のレベルを供給する。逆にＢ入力
の方がＡ入力よりも大きくない場合には、アップダウン
選択コンパレータＴの作用により、アップダウンカウン
タ９はダウンカウンタとして動作する。このようにして
アップダウンカウンタ９は画信号のレベルに追従した信
号を、背景レベルとして出力するのであるが、アップダ
ウンカウンタ９は（ｎ＋ｐ）ビットのカウンタで構成さ
れ、上位ｎビットを背景レベルとして出力するようにし
ている。これは、下位ｐビットを上位ｎビットの分周用
として使用するようＫして、上位ｎビットの背景レベル
検出信号の変化速度よシも高い周波数のアップ／ダウン
クロックを用いることによシ、きめ細い制御をするよう
にしたものである。つｉル、アップダウンカウンタ９に
２ｐ個のクロックを入力すると、上位ｎビットで構成さ
れたカウンタが１変化する。
入力よりも大きい（画像としては背景レベル検出信号よ
シも魚信である）場合には、アップダウンカウンタ９を
アップカウントとして動作させるため、セレクタ８が背
景アップクロックを出力するように、かつ、アップダウ
ンカウンタ９がアップカウントするようＫＳ端子および
Ｕ／Ｄ端子にアップ用のレベルを供給する。逆にＢ入力
の方がＡ入力よりも大きくない場合には、アップダウン
選択コンパレータＴの作用により、アップダウンカウン
タ９はダウンカウンタとして動作する。このようにして
アップダウンカウンタ９は画信号のレベルに追従した信
号を、背景レベルとして出力するのであるが、アップダ
ウンカウンタ９は（ｎ＋ｐ）ビットのカウンタで構成さ
れ、上位ｎビットを背景レベルとして出力するようにし
ている。これは、下位ｐビットを上位ｎビットの分周用
として使用するようＫして、上位ｎビットの背景レベル
検出信号の変化速度よシも高い周波数のアップ／ダウン
クロックを用いることによシ、きめ細い制御をするよう
にしたものである。つｉル、アップダウンカウンタ９に
２ｐ個のクロックを入力すると、上位ｎビットで構成さ
れたカウンタが１変化する。
そこで、２ｐよシ少ないクロックが入った状態でＢ入力
が変化しても、ただちにアップ／ダウンの切換が可能と
なシ、アップダウンカウンタ９をｎビットで構成した場
合よシも、特殊条件のある原稿に対して背景レベル検出
信号をより適したものにしている。
が変化しても、ただちにアップ／ダウンの切換が可能と
なシ、アップダウンカウンタ９をｎビットで構成した場
合よシも、特殊条件のある原稿に対して背景レベル検出
信号をより適したものにしている。
次に、文字レベル検出回路１０の動作について説明する
。この文字レベル検出回路１０には文字アップクロック
が入力されている。また、ｎビットの画信号がＢ入力と
して、およびプリセット力・ウンタ１２の上位ｎビット
出力信号がＡ入力としてロード判定コンパレータ１１に
入力されている。
。この文字レベル検出回路１０には文字アップクロック
が入力されている。また、ｎビットの画信号がＢ入力と
して、およびプリセット力・ウンタ１２の上位ｎビット
出力信号がＡ入力としてロード判定コンパレータ１１に
入力されている。
ロード判定コンパレータ１１ではＢ入力の方がＡ入力よ
シも小さい場合に（画像としては、黒画に変化した場合
に対応する。）、プリセットカウンタ１２のＬ端子に入
る信号がアクティブになるような出力を発生して、画信
号をプリセットカウンタ１２の上位ｎビットにロードす
る。逆にＢ入力の方がＡ入力よりも小さくない場合には
、ロード判定コンパレータ１１はＬ端子に入る信号がノ
ンアクティブになるような出力を発生して、プリセット
カウンタ１２のアップカウントを可能にする。
シも小さい場合に（画像としては、黒画に変化した場合
に対応する。）、プリセットカウンタ１２のＬ端子に入
る信号がアクティブになるような出力を発生して、画信
号をプリセットカウンタ１２の上位ｎビットにロードす
る。逆にＢ入力の方がＡ入力よりも小さくない場合には
、ロード判定コンパレータ１１はＬ端子に入る信号がノ
ンアクティブになるような出力を発生して、プリセット
カウンタ１２のアップカウントを可能にする。
プリセットカウンタ１２のアップカウントは、Ｂ入力く
Ａ入力となるまで継続する。このようにしてプリセット
カウンタ１２は画信号のレベルに応じた信号を文字レベ
ルとして出力するのであるが、アップダウンカウンタ９
と同様に、（ｎ＋ｑ）ビットのカウンタで構成され、そ
の上位ｎビットを文字レベルとして出力するようにして
いる。下位ｑビットを分局用として使用し、上位ｎビッ
トの文字レベル検出信号の変化速度よシも高い周波数の
アップクロックを用いることにより、きめ細い制御をす
るようにしたものである。つま）、２ｑよシ少ないクロ
ックが入った状態でＢ入力が変化した場合にも、ただち
にＬ端子に対する制御が可能となり、ただちに画信号を
ロードしたり、逆にアップカウントを開始したシするよ
うに切り換えることができる。
Ａ入力となるまで継続する。このようにしてプリセット
カウンタ１２は画信号のレベルに応じた信号を文字レベ
ルとして出力するのであるが、アップダウンカウンタ９
と同様に、（ｎ＋ｑ）ビットのカウンタで構成され、そ
の上位ｎビットを文字レベルとして出力するようにして
いる。下位ｑビットを分局用として使用し、上位ｎビッ
トの文字レベル検出信号の変化速度よシも高い周波数の
アップクロックを用いることにより、きめ細い制御をす
るようにしたものである。つま）、２ｑよシ少ないクロ
ックが入った状態でＢ入力が変化した場合にも、ただち
にＬ端子に対する制御が可能となり、ただちに画信号を
ロードしたり、逆にアップカウントを開始したシするよ
うに切り換えることができる。
一方、ＲＯＭ１３には、Ａ１〜Ａ ２Ｈ＋ｙｌ ＝０、
− ＃ ０で指定されるアドレスからＡ Ｉ ”” Ａ
２ ｎ＋ｍ＝ ｌ ｍ・・・、１で指定されるアドレ
スまで、濃淡切換信号、背景レベル検出信号および文字
レベル検出信号の各組み合わせパターンに応じて最適の
ｎビットのしきい値がデータとしてあらかじめ格納され
ている。そしてｓＡ１〜Ａ２ｎ＋□の組み合わせパター
ンでアドレス指定されたデータを出力することによシ、
最適のｎビットのしきい値を出力することになる。この
ｎビットのしきい値とｎビットで表示された画信号が比
較器５に入力されて、２進数として大小が比較される。
− ＃ ０で指定されるアドレスからＡ Ｉ ”” Ａ
２ ｎ＋ｍ＝ ｌ ｍ・・・、１で指定されるアドレ
スまで、濃淡切換信号、背景レベル検出信号および文字
レベル検出信号の各組み合わせパターンに応じて最適の
ｎビットのしきい値がデータとしてあらかじめ格納され
ている。そしてｓＡ１〜Ａ２ｎ＋□の組み合わせパター
ンでアドレス指定されたデータを出力することによシ、
最適のｎビットのしきい値を出力することになる。この
ｎビットのしきい値とｎビットで表示された画信号が比
較器５に入力されて、２進数として大小が比較される。
なお、上記実施例では濃淡切換信号をＲＯＭの上位ｍビ
ットのアドレスに入力するようにしたので、スイッチ切
換によって大まかなしきい値の位置を定め、しきい値発
生回路４によりて大まかに区切られた中の細かな位置を
定めるようにしている。
ットのアドレスに入力するようにしたので、スイッチ切
換によって大まかなしきい値の位置を定め、しきい値発
生回路４によりて大まかに区切られた中の細かな位置を
定めるようにしている。
しかし、しきい値発生回路４の機能のみで十分制御可能
な原稿を対象とするならば、濃淡切換信号は不要である
。
な原稿を対象とするならば、濃淡切換信号は不要である
。
また、上記実施例では、しきい値発生回路４にしきい値
発生用のＲＯＭ１３を設けたものを示したが、しきい値
発生回路４にｎビット加算器１４を設けてもよい。この
場合、文字レベル検出回路１０は不要となる。この実施
例による回路の図を第３図に示す。背景レベル検出回路
６及び濃淡切換回路３は上記実施例に示したものと同様
で、背景レベル検出信号ｎビットと濃淡切換信号ｍビッ
トを図に示す様に、ｎビット加算器１４に入力する。
発生用のＲＯＭ１３を設けたものを示したが、しきい値
発生回路４にｎビット加算器１４を設けてもよい。この
場合、文字レベル検出回路１０は不要となる。この実施
例による回路の図を第３図に示す。背景レベル検出回路
６及び濃淡切換回路３は上記実施例に示したものと同様
で、背景レベル検出信号ｎビットと濃淡切換信号ｍビッ
トを図に示す様に、ｎビット加算器１４に入力する。
ここで背景レベル検出信号ｎビットは、２〜ｎビツト目
を使用し、ｎビット加算器の１〜（ｎ−１）ビット目に
入力する。つｔシ１ビットシフトすることによシｎビッ
ト加算器１４には、（背景レベル）／２が入力されるこ
とになる。又、濃淡切換信号ｍビットは加算すべき任意
の値が得られる様、ｎピット加算器１４の所定のビット
に接続する。以上のことから、ｎビット加算器１４から
は、（背景レベル）／２＋α というｎビット出力が得られ、これがそのままスライス
レベルとなる。背景レベルに追従した値が得られること
から、しきい値発生用のＲＯＭ１３を使用した場合と同
等な効果が得られる。なお、比較器５による信号処理は
、上記実施例の場合の処理と同様である。
を使用し、ｎビット加算器の１〜（ｎ−１）ビット目に
入力する。つｔシ１ビットシフトすることによシｎビッ
ト加算器１４には、（背景レベル）／２が入力されるこ
とになる。又、濃淡切換信号ｍビットは加算すべき任意
の値が得られる様、ｎピット加算器１４の所定のビット
に接続する。以上のことから、ｎビット加算器１４から
は、（背景レベル）／２＋α というｎビット出力が得られ、これがそのままスライス
レベルとなる。背景レベルに追従した値が得られること
から、しきい値発生用のＲＯＭ１３を使用した場合と同
等な効果が得られる。なお、比較器５による信号処理は
、上記実施例の場合の処理と同様である。
以上のように、この発明によればイメージデータの二値
化回路を画信号に追従した出力を発生する背景レベル検
出回路および文字レベル検出回路を設け、これらの回路
の出力信号をアドレス指定信号として記憶回路からしき
い値を取り出すようにし、しかも、背景レベル検出回路
および文字レベル検出回路の駆動クロック信号の周波数
を出力変化速度よシも高くして構成したので、最適のし
きい値を自動的にあるいは半自動的に設定できるととも
に、特殊原稿に対しても原稿内の各部分で最適のしきＡ
値が設定でき、背景の濃い原稿でも送信画信号にノイズ
が出に＜＜、また、薄い文字もはっき夛送信画信号に出
るものが得られる効果がある。
化回路を画信号に追従した出力を発生する背景レベル検
出回路および文字レベル検出回路を設け、これらの回路
の出力信号をアドレス指定信号として記憶回路からしき
い値を取り出すようにし、しかも、背景レベル検出回路
および文字レベル検出回路の駆動クロック信号の周波数
を出力変化速度よシも高くして構成したので、最適のし
きい値を自動的にあるいは半自動的に設定できるととも
に、特殊原稿に対しても原稿内の各部分で最適のしきＡ
値が設定でき、背景の濃い原稿でも送信画信号にノイズ
が出に＜＜、また、薄い文字もはっき夛送信画信号に出
るものが得られる効果がある。
第１図はこの発明の一実施例によるイメージデータの二
値化回路を示すブロック図、第２図は第１図に示したし
きい値発生回路を示す回路図、第３図はこの発明の他の
実施例によるしきい値発生回路を示す回路図、第４図は
従来のイメージデータの二値化回路を示すブロック図、
第５図は第４図に示した濃淡切換回路およびしきい値発
生回路を示す回路図である。 １はイメージセンサ、２は画信号処理回路、３は濃淡切
換回路、４はしきい値発生回路、５は比較器、６は背景
レベル検出回路、７はアップダウン選択コンパレータ、
８はセレクタ、９はアップダウンカウンタ、１０は文字
レベル検出回路、１１はロード判定コンパレータ、１２
はプリセットカウンタ、１３はＲＯＭ （記憶回路）。 なお、図中、同一符号は同一、又は相当部分を示す。
値化回路を示すブロック図、第２図は第１図に示したし
きい値発生回路を示す回路図、第３図はこの発明の他の
実施例によるしきい値発生回路を示す回路図、第４図は
従来のイメージデータの二値化回路を示すブロック図、
第５図は第４図に示した濃淡切換回路およびしきい値発
生回路を示す回路図である。 １はイメージセンサ、２は画信号処理回路、３は濃淡切
換回路、４はしきい値発生回路、５は比較器、６は背景
レベル検出回路、７はアップダウン選択コンパレータ、
８はセレクタ、９はアップダウンカウンタ、１０は文字
レベル検出回路、１１はロード判定コンパレータ、１２
はプリセットカウンタ、１３はＲＯＭ （記憶回路）。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- イメージセンサの出力信号を画信号処理回路で画素単位
にディジタル値化し、このディジタル値を比較器でしき
い値と比較して二値信号に変換するイメージデータの二
値化回路において、前記ディジタル値を選択基準入力と
して、カウントアップさせる第１のアップクロックとカ
ウントダウンさせるダウンクロックとのいずれか一方を
選択してクロック入力とし、このクロック入力を計数し
て複数の上位側の計数出力ビットを第１のアドレス信号
として出力する背景レベル検出回路と、前記ディジタル
値をロード判定入力として、このロード判定入力が所定
の判定条件と合致したら前記ディジタル値をロードする
とともに、第２のアップクロックをクロック入力として
、このクロック入力を計数して複数の上位側の計数出力
ビットを第２のアドレス信号として出力する文字レベル
検出回路と、前記第１のアドレス信号と第２のアドレス
信号とを合わせてアドレス指定信号として、このアドレ
ス指定信号で指定されたアドレスのデータをしきい値と
して、前記比較器に出力する記憶回路とを備えたことを
特徴とするイメージデータの二値化回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307303A JPH0681258B2 (ja) | 1988-12-05 | 1988-12-05 | イメージデータの二値化回路 |
| US07/437,195 US5166808A (en) | 1988-12-05 | 1989-11-16 | Digital binarization circuit for conversion of image data |
| GB8926342A GB2226734B (en) | 1988-12-05 | 1989-11-22 | Digital binarization circuit for conversion of image data |
| CA002003704A CA2003704C (en) | 1988-12-05 | 1989-11-23 | Digital binarization circuit for conversion of image data |
| DE3940222A DE3940222A1 (de) | 1988-12-05 | 1989-12-05 | Binaerwandler zur umwandlung von bilddaten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63307303A JPH0681258B2 (ja) | 1988-12-05 | 1988-12-05 | イメージデータの二値化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153675A true JPH02153675A (ja) | 1990-06-13 |
| JPH0681258B2 JPH0681258B2 (ja) | 1994-10-12 |
Family
ID=17967524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63307303A Expired - Lifetime JPH0681258B2 (ja) | 1988-12-05 | 1988-12-05 | イメージデータの二値化回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5166808A (ja) |
| JP (1) | JPH0681258B2 (ja) |
| CA (1) | CA2003704C (ja) |
| DE (1) | DE3940222A1 (ja) |
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| AU565874B2 (en) * | 1983-03-11 | 1987-10-01 | Ei Solutions, Inc. | Adaptive threshold circuit for digital image processing |
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| JPS60230767A (ja) * | 1984-04-28 | 1985-11-16 | Toshiba Corp | 画像信号の二値化方式 |
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| JPH02196565A (ja) * | 1989-01-25 | 1990-08-03 | Eastman Kodatsuku Japan Kk | 画像二値化方式 |
-
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- 1988-12-05 JP JP63307303A patent/JPH0681258B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-16 US US07/437,195 patent/US5166808A/en not_active Expired - Lifetime
- 1989-11-22 GB GB8926342A patent/GB2226734B/en not_active Expired - Lifetime
- 1989-11-23 CA CA002003704A patent/CA2003704C/en not_active Expired - Lifetime
- 1989-12-05 DE DE3940222A patent/DE3940222A1/de active Granted
Also Published As
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| CA2003704A1 (en) | 1990-06-05 |
| CA2003704C (en) | 1994-09-13 |
| JPH0681258B2 (ja) | 1994-10-12 |
| GB8926342D0 (en) | 1990-01-10 |
| US5166808A (en) | 1992-11-24 |
| DE3940222A1 (de) | 1990-06-07 |
| GB2226734A (en) | 1990-07-04 |
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