JPH02154394A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、一般に半導体メモリ装置に関し、特に、高
速動作のために改善されたセンスアンプを有する半導体
メモリ装置に関する。

［従来の技術］ 第３図は、従来のマスク読出専用メモリ（以下ＲＯＭと
いう）を示す回路図である。この図に示されたマスクＲ
ＯＭでは、説明を簡単化するために、わずか１６個のメ
モリセルを有する回路の例が示されている。第３図を参
照して、このマスクＲＯＭは、１６個のメモリセル１５
を有するメモリアレイ１１と、ロウアドレス信号ＡＯお
よびＡ１を受けるように接続されたロウデコーダ２２と
、カラムアドレス信号Ａ２および八３を受けるように接
続されたカラムデコーダ２４と、メモリセル１５から読
出された信号を増幅する電流型センスアンプ１とを含む
。

ロウデコーダ２２の出力とメモリアレイ１１の間にワー
ド線１３を駆動するためのワード線ドライバ２０が接続
される。メモリアレイ１１とセンスアンプ１との間にＹ
ゲート回路３８が接続される。Ｙゲート回路３８は、各
ビット線１４とセンスアンプ１の入力との間に接続され
た４つのＮＭＯＳトランジスタを含む。これら４つのト
ランジスタは、カラムデコーダ２４からの出力信号に応
答して選択的にオンする。

動作において、ロウデコーダ２２は、アドレス信号ＡＯ
およびＡ１に応答して１本のワード線１３を高レベルに
もたらす。一方、カラムデコーダ２４は、アドレス信号
Ａ２およびＡ３に応答してＹゲート３８中の１つのトラ
ンジスタをオンさせる。その結果、１６個のうちの１個
のメモリセルからそこにストアされているデータ信号が
Ｙゲート回路３８を介してセンスアンプ１の入力に与え
られる。センスアンプ１はこの信号を増幅し、増幅され
た信号を出力する。

第４図は、従来のセンスアンプの例を示す回路図である
。このセンスアンプは、たとえば、１９８７年に開催さ
れたＩ　ＥＥＥインターナショナル・ソリッドステート
・サーキッツ・コンフェレンスのダイジェスト・オン・
テクニカル・ペーパーズの７０頁および７１頁に見られ
る。

第４図を参照して、センスアンプ１は、入力ノードＮ１
に接続されたインバータ２と、インバータ２の出力電圧
に応答してノードＮ１を所定の電位まで充電する電荷供
給回路４と、インバータ２の出力電圧に応答して増幅さ
れた信号を出力する出力回路３とを含む。インバータ２
は、電源電位Ｖｃｃと接地電位との間に直列に接続され
たＰＭＯＳトランジスタＱ４およびＮＭＯＳ）ランジス
タＱ５を含む。トランジスタＱ４およびＱ５のゲートが
入力ノードＮ１に一体接続される。電荷供給回路４は、
電源電位ＶｃｃとノードＮ１との間に接続されたＮＭＯ
Ｓ）ランジスタＱ８を含む。

トランジスタＱ８は、そのゲートがインバータ２の出力
ノード（以下ノードＮ２という）に接続される。出力回
路３は、電源電位ＶｃｃとノードＮ１との間に直列に接
続されたＰＭＯＳトランジスタＱ６およびＮＭＯＳトラ
ンジスタＱ７を含む。

トランジスタＱ６は、そのゲートが接地電位に接続され
る。トランジスタＱ７は、そのゲートがノードＮ２に接
続される。トランジスタＱ６およびＱ７の共通接続ノー
ドを介してこのセンスアンプ１の出力信号が出力される
。

第４図では、センスアンプ１の動作を説明するために、
メモリアレイ１１中の４つのメモリセルＱ１、Ｑ２、Ｑ
ｌｌ、およびＱ１２が示される。

トランジスタＱ１およびＱ２に接続されたビット線ＢＬ
Ｉは、Ｙゲート回路を構成するＮＭＯＳトランジスタＱ
３を介してセンスアンプ１の入力ノードＮ１に接続され
る。同様に、トランジスタＱ１１およびＱ１２に接続さ
れたビット線ＢＬ、１１は、ＮＭＯＳトランジスタＱ１
３を介してノードＮ１に接続される。

マスクＲＯＭでは、製造工程においてストアされるべき
データ信号が書込まれる。書込方法として、メモリセル
を構成する電界効果トランジスタのドレインへ接続する
ための窓を設けるか否かによりデータが書込まれるコン
タクト方式や、イオン注入によりデプレション型または
エンハンスメント型のトランジスタを選択的に形成する
ことによりデータの書込を行なうＥＤ方式他が知られる
。

いずれの方式が適用されても、メモリセルに書込まれた
データ信号の読出は、メモリセルが選択されたときにそ
のメモリセルを構成するトランジスタがオンするか否か
を検出することによって行なわれる。以下の説明では、
メモリセルが選択された場合、その中のトランジスタが
オンするときそのメモリセルにデータ「０」がストアさ
れ、一方、トランジスタがオフするときデータ「１」が
ストアされているものとする。

次に、動作について説明する。以下の説明では、トラン
ジスタＱ１を含むメモリセルにはデータ「１」がストア
され、トランジスタＱ２を含むメモリセルにはデータ「
０」がストアされているものと仮定する。

まず、読出動作が始まる前、すなわち、トランジスタＱ
３およびＱ１３がオフされているときのセンスアンプ１
中における動作について説明する。

ノードＮ１が低レベルの電位にあるとき、トランジスタ
Ｑ４がオンし、かつ、トランジスタＱ５がオフする。し
たがって、インバータ２は、高レベルの電圧を出力し、
ノードＮ２を高レベルにもたらす。トランジスタＱ７お
よびＱ８はノードＮ２の電圧に応答してオンする。トラ
ンジスタＱ８がオンすると、ノードＮ１の電位が上昇を
開始する。

インバータ２では、ノードＮ１の電位の上昇に応答して
、トランジスタＱ４がオフし、また、トランジスタＱ５
がオンする。その結果、ノードＮ２の電圧がノードＮ１
の電圧にトランジスタＱ８のしきい電圧ｖｔｈを加えた
値より低い電圧まで低下したとき、トランジスタＱ８は
オフする。したがって、ノードＮ１の電位の上昇が止ま
り、これに応答してノードＮ２の電位の低下も止まる。

このときのノードＮ１の電位をｖｏｌ、ノードＮ２の電
位をＶＯ２とする。

一方、ノードＮ１がＶＯＩよりも高い電位にもたらされ
たとき、インバータ２はノードＮ２にＶＯ２よりも低い
電位を与える。トランジスタＱ７およびＱ８は、ＶＯ２
よりも低い電圧に応答してオフするので、ノードＮ１の
電位は変化しない。

以上の説明から明らかなように、読出動作前において、
ノードＮ１は７０１以上の電位にもたらされ、ノードＮ
２はＶＯ２以下の電位にもたらされる。

次に、一般にビット線が低レベルの電位にもたらされて
いることについて説明する。たとえば、トランジスタＱ
１２を含むメモリセルがアクセスされるとき、ロウデコ
ーダからワード線ＷＬ２に高レベルの電圧が与えられる
。トランジスタＱ１２はストアされているデータ信号に
基づいてオンまたはオフする。一方、トランジスタＱ２
を含むメモリセルには信号「０」がストアされているの
で、トランジスタＱ２もオンする。その結果、ビット線
ＢＬＩがトランジスタＱ２を介して接地電位に接続され
る。一般に、メモリアレイ１１は、データ信号「０」が
ストアされた多くのメモリセルを含むので、通常、大抵
のビット線が低レベルの電位にもたらされている。

第５図は、第４図に示されたセンスアンプによる読出動
作を説明するためのタイミングチャートである。第４図
および第５図を参照して、以下にトランジスタＱ１を含
むメモリセルおよびトランジスタＱ２を含むメモリセル
から順次それらにストアされたデータ信号が読出される
場合の読出動作について説明する。

トランジスタＱ１がアクセスされるとき、ロウデコーダ
によりワード線ＷＬＩが高レベルにもたらされ、かつ、
カラムデコーダが高レベルの信号Ｙ１を出力する。トラ
ンジスタＱ３は信号Ｙ１に応答′してオンする。トラン
ジスタＱ１は、データ「１」がストアされているので、
オンしない。前述のように、ビット線ＢＬ１が低レベル
の電位にもたらされているので、トランジスタＱ３がオ
ンした後ビット線ＢＬ１がセンスアンプ１により急速に
充電される。したがって、ノードＮ１の電位が一時的に
低下する。ノードＮ１の電位変化に応答して、ノードＮ
２の電位がインバータ２により一時的に上昇するので、
これに応答してトランジスタＱ８がオンする。トランジ
スタＱ８のオンにより、ノードＮ１およびビット線ＢＬ
Ｉが急速に充電される。この充電によりノードＮ１の電
位が上昇すると、インバータ２の作用によりノードＮ２
の電位変化が上昇から急速に下降に転じる。インバータ
２は反転された電圧を遅延を伴なって出力するので、ノ
ードＮ１の電位がＶＯＩに達したときノードＮ２の電位
はＶＯ２まで下降していない。したがって、トランジス
タＱ８がオンのままであるので、ノードＮ１は、さらに
充電され、ＶＯｌよりも高い電位にもたらされる。結局
、ノードＮ２の電位がインバータ２によりＶＯ２まで下
降したとき、トランジスタＱ８がオフする。このとき、
ノードＮ１は、既にＶＯＩを越える電位にもたらされて
いる。ノードＮ１の電位がＶｏｌであるときと比較する
と、このときのノードＮ１の電圧に応答して、トランジ
スタＱ４のチャネル抵抗が高＜、トランジスタＱ５のチ
ャネル抵抗が低い。その結果、ノードＮ２の電荷がトラ
ンジスタＱ５を介して放電され、ノードＮ２の電位は接
地レベル近くまで下降する。

出力回路３は、ノードＮ２の電圧に応答して高レベルの
出力信号Ｓｏを出力する。

なお、この状態は、トランジスタＱ３がオフした後も変
化しない。また、上記の例では、ノードＮ１が初期状態
においてＶＯＩの電位にあると仮定したが、ＶＯＩより
高い電位にあるときでも、ビット線ＢＬＩが充電された
後のノードＮ１の電位はこの例とほぼ同じ値になる。そ
の理由は、ノード１が有する容ｆｆｉ　Ｉｎと比較して
、ビット線ＢＬ１に寄生する容量の値が十分大きいから
である。

次に、この状態の後、トランジスタＱ２がアクセスされ
る場合について説明する。トランジスタＱ２にアクセス
するため、ロウデコーダによりワード線ＷＬ２が高レベ
ルにもたらされ、カラムデコーダが高レベルの信号Ｙ１
を出力する。トランジスタＱ３が信号Ｙ１に応答してオ
ンする。トランジスタＱ２もワード線ＷＬ２に与えられ
た電圧に応答してオンするので、トランジスタＱ３、ビ
ット線ＢＬ１、およびトランジスタＱ２を介して、ノー
ドＮ１を接地電位に接続する電流経路ができる。したが
って、ノードＮ１およびビット線ＢＬ１の電位は下降す
る。インバータ２は、ノードＮ１の電位に応答して、ノ
ードＮ２の電位を上昇させる。その結果、トランジスタ
Ｑ８およびＱ７がオンし、出力回路３が低レベルの出力
信号ＳＯを出力する。

［発明が解決しようとする課Ｈ 上記のように、トランジスタＱ１へのアクセスによりノ
ードＮ２が接地電位近くにもたらされているので、トラ
ンジスタＱ２がアクセスされたとき、インバータ２によ
りノードＮ２の電位が上昇するのに時間がかかる。その
結果、出力回路３中のトランジスタＱ７のオンが遅れる
。すなわち、第５図に示すように、ワード線ＷＬ２の電
圧またはカラムデコーダの出力信号Ｙ１が立上がってか
ら出力信号ＳＯが立下がるまで長い時間Ｔ２を要し、こ
のことは、読出速度が遅いことを意味する。

この発明にとって特に興味のある先行技術の例は、特開
昭５８−１３０４９２に見られる。この例ではセンスア
ンプが開示される。そのセンスアンプは、ビット線に接
続されたセンスアンプの入力ノード、すなわち、第４図
に示されるノードＮ１に対応するノードを予め成る電位
に保持するための回路を含む。

この発明にとって特に興味のある先行技術の例は、特開
昭６０−２３９９９６に見られる。この例では半導体記
憶装置が開示される。この半導体記憶装置は、ビット線
のプリチャージ時間を短縮するため、電流駆動能力の小
さいトランジスタにより予めビット線をプリチャージす
る回路を含む。

この発明は、上記のような課題を解決するためになされ
たもので、高速の読出動作が可能なセンスアンプを有す
る半導体メモリ装置を得ることを目的とする。

［課題を解決するための手段］ この発明にかかる半導体メモリ装置は、各々がビット線
と所定の第１の電位との間に接続され、アドレス信号に
応答してその中にストアされたデータ信号をビット線に
与える複数のメモリセルと、ビット線の電圧を増幅する
ためのセンスアンプと、ビット線とセンスアンプとの間
に接続され、アドレス信号に応答して動作する第１のス
イッチング手段とを含む。センスアンプはその入力が第
１のスイッチング手段を介して第１のノードでビット線
に接続される。センスアンプは、第１のノードの電圧に
応答して反転された電圧を遅延を伴なって出力するイン
バータ手段と、所定の第２の電位と第１のノードとの間
に接続され、インバータ手段の出力の電位に応答して動
作する第２のスイッチング手段と、第２の電位とインバ
ータ手段の出力との間に接続され、インバータ手段の出
力を予め定められた第３の電位よりも第２の電位に近い
電位に保持する電位保持手段と、インバータ手段の出力
電位に応答して増幅された信号を出力する増幅手段とを
含む。第３の電位は第１および第２の電位の間にある。

［作用］ この発明における半導体メモリ装置では、第１のスイッ
チング手段がオンする前にビット線が第１の電位近くに
もたらされることがある。第１のスイッチング手段がオ
ンした後、この影響により、第１のノードがより第２の
電位近くにもたらされる。このとき、インバータ手段の
作用によりインバータ手段の出力の電位が第１の電位に
向かって変化しようとする。しかしながら、インバータ
手段の出力に電位保持手段が接続されているので、イン
バータ手段の出力が第３の電位よりも第２の電位に近い
電位に保持される。その結果、読出動作においてインバ
ータ手段から出力される電圧の変化の幅が減少される。

その結果、インバータ手段の出力電圧に応答して動作す
る増幅手段が、より速く増幅された信号を出力する。

［発明の実施例］ 第１図は、この発明の一実施例を示すセンスアンプの回
路図である。第１図を参照して、第４図に示された従来
のものと比較して異なる点は、このセンスアンプ１中に
追加の電荷供給回路５が設けられていることである。す
なわち、電荷供給回路５がインバータ２の出力ノードＮ
２に接続されている。電荷供給回路５は、電源電位ＶＣ
ＣとノードＮ２との間に直列に接続された２つのＮＭＯ
ＳトランジスタＱ９およびＱＩＯを含む。各トランジス
タＱ９およびＱＩＯは、そのゲートがドレインに接続さ
れている。各トランジスタＱ９およびＱＩＯは、そのソ
ースとゲートとの間の電圧がしきい電圧ｖｔｈ以上にな
ればオンし、ソースとドレインとの間の電圧がしきい電
圧以上になるのを抑制する。その結果、電荷供給回路５
では、ノードＮ２の電位が、電Ｒ電位Ｖｃｃから２つの
トランジスタＱ９およびＱＩＯのしきい電圧の和２ｖｔ
ｈを引いた値の電位（以下この電位をＶＲとする）より
も低下するのを防ぐ。

次に、読出動作前のセンスアンプ１の状態について説明
する。このとき、トランジスタＱ３およびＱ１３はオフ
し、センスアンプ１がビット線ＢＬ１およびＢＬｌｌに
接続されていない。ノードＮ１が低レベルにもたらされ
たとき、インバータ２がノードＮ２を高レベルにもたら
す。ノードＮ２の電位に応答してトランジスタＱ７およ
びＱ８がオンする。ノードＮ１の電位がトランジスタＱ
８のオンに応答して上昇する。一方、インバータ２の作
用によりノードＮ２の電位が低下する。ノードＮ２の電
圧がノードＮ１の電圧にトランジスタＱ８のしきい電圧
Ｖｔｈを加えた値以下に低下すると、トランジスタＱ８
がオフする。但し、電荷供給回路５により予め定められ
ている電圧ＶＲは、このときのノードＮ２の電位より少
し低く設定されている。その結果、ノードＮ１の電位の
上昇が止まり、ノードＮ２の電位の低下も止まる。

このときのノードＮ１の電位をＶＯｌ、ノードＮ２の電
位をＶＯ２とする。

一方、ノードＮ１が高レベルにもたらされたとき、イン
バータ２はノードＮ２を低レベルにもたらさせようとす
る。しかしながら、インバータ２によりノードＮ２の電
位がＶＲ以下に変化したとき、電荷供給回路５中のトラ
ンジスタＱ９およびＱ１０がオンする。したがって、電
源電位ＶｃｃからトランジスタＱ９、Ｑ１０、およびＱ
５を介して接地に向かって電流が流れる。その結果、ノ
ードＮ２の電位は、トランジスタＱ９およびＱ１０のオ
ン抵抗の和とトランジスタＱ５のオン抵抗との比により
決められる。

第２図は、第１図に示されたセンスアンプによる読出動
作を説明するためのタイミングチャートである。次に、
第１図および第２図を参照して、トランジスタＱ１を含
むメモリセルとトランジスタＱ２を含むメモリセルとが
順次アクセスされる場合の動作について説明する。

以下の説明においても、トランジスタＱ１を含むメモリ
セルに信号「１」がストアされ、トランジスタＱ２を含
むメモリセルに信号「０」がストアされているものとす
る。すなわち、トランジスタＱ１がアクセスされるとき
、トランジスタＱ１がオフし、トランジスタＱ２がアク
セスされるとき、トランジスタＱ２がオンするものとす
る。

まず、トランジスタＱ１がアクセスされるとき、ロウデ
コーダによってワード線ＷＬ１が高レベルにもたらされ
、カラムデコーダから高レベルの信号Ｙ１が出力される
。トランジスタＱ３は信号Ｙ１に応答してオンする。ト
ランジスタＱ１はオンしない。ビット線ＢＬＩは、前述
のように、既にほぼ接地電位にもたらされている。トラ
ンジスタＱ３がオンした後、センスアンプ１によりビッ
ト線ＢＬＩが急速に充電される。したがって、ノードＮ
１の電位が一時的に下降し、ノードＮ２の電位が一時的
に急激に上昇する。トランジスタＱ８は、ノードＮ２の
電位変化に応答してオンするので、ノードＮ１およびビ
ット線ＢＬＩがトランジスタＱ８を介して急速に充電さ
れる。充電によりノードＮ１の電位が上昇したとき、ノ
ードＮ２の電位変化が上昇から急激に下降に転じる。ノ
ードＮ１の電位がＶＯ１に達したとき、ノードＮ２の電
位はインバータ２の遅延の影響によりＶＯ２まで下降し
ていない。したがって、トランジスタＱ８がオンし続け
るので、ノードＮ１は、さらに充電され、その電位が上
昇する。

ノードＮ２の電位がＶＯ２に下降したとき、トランジス
タＱ８かオフする。このとき、ノードＮ１は既にｖＯｌ
より高い電位にもたらされている。

その結果、ノードＮ１の電位がＶＯＩにある場合と比較
して、インバータ２中のトランジスタＱ４のオン抵抗が
高く、トランジスタＱ５のオン抵抗が低くなる。ノード
Ｎ２の電荷は、トランジスタＱ５を介して放電されるの
で、ノードＮ２の電位がＶＯ２よりも低下する。ノード
Ｎ２の電位がＶＲに達したとき、電荷供給回路５中のト
ランジスタＱ９およびＱ１０がオンする。したがって、
ノードＮ２の電位の低下が抑えられる。別言すると、ノ
ードＮ２がほぼＶＲの電位に保持される。

次に、トランジスタＱ２がアクセスされる。ワード線Ｗ
Ｌ２が高レベルにもたらされ、かつ、高レベルの信号Ｙ
１が与えられる。トランジスタＱ３およびＱ２がオンす
る。ノードＮ１の電荷は、トランジスタＱ３、ビット線
ＢＬ１、およびトランジスタＱ２を介して放電される。

したがって、ノードＮ１およびビット線ＢＬＩの電位が
低下し、ノードＮ２の電位はインバータ２の作用により
上昇する。ノードＮ２の電位は、インバータ２の作用に
よりＶＲ近くの電位から立上がるので、トランジスタＱ
７がノードＮ２の電位に応答してオンするまでの時間が
短縮される。出力回路３は、トランジスタＱ７のオンに
より低レベルの信号ＳＯを出力する。

第２図に示すように、ワード１ｌＷＬ２の電圧の立上が
りまたはカラムデコーダの出力信号Ｙ１の立上がりから
出力信号ＳＯの立下がりまでに要する時間Ｔ１は、第５
図に示された時間Ｔ２と比較して短い。これは、電荷供
給回路５によりノードＮ２の電位がほぼＶＲに保持され
ていることによる。すなわち、ノードＮ２の電位がイン
バータ２によりＶＲから素早く変化するので、トランジ
スタＱ７が素早くオンする。その結果、低レベル出力信
号Ｓｏが従来と比較して速く出力される。

なお、上記実施例では、電荷供給回路５が２つのＮＭＯ
ＳトランジスタＱ９およびＱＩＯにより構成されたが、
ダイオードを適用することも可能である。その場合、電
源電位ＶｃｃからノードＮ２に向かって順方向電流が流
れるようにダイオードを接続する。

また、上記実施例では、ＣＭＯＳ回路により構成された
センスアンプが示されたが、ＮＭＯ８回路により構成し
てもよい。また、その中に各種パワーカット用のトラン
ジスタを設けてもよい。

さらに、上記実施例では、センスアンプ１がＲＯＭに使
用された場合について説明したが、このセンスアンプ１
は一般にランダムアクセスメモリにも適用可能なもので
ある。

［発明の効果］ 以上のように、この発明によれば、センスアンプの中に
おいて、インバータ手段の出力電位を保持する電位保持
手段を設けたので、増幅手段が素早く増幅された信号を
出力する。その結果、高速の読出動作が可能なセンスア
ンプを有する半導体メモリ装置が得られた。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すセンスアンプの回
路図である。第２図は、第１図に示されたセンスアンプ
による読出動作を説明するためのタイミングチャートで
ある。第３図は、従来のマスクＲＯＭを示す回路図であ
る。第４図は、従来のセンスアンプの例を示す回路図で
ある。第５図は、第４図に示され１だセンスアンプによ
る読出動作を説明するためのタイミングチャートである
。 図において、１はセンスアンプ、２はインバータ、３は
出力回路、４および５は電荷供給回路、１１はメモリア
レイである。

Claims (1)

1. 【特許請求の範囲】 外部からアドレス信号を受ける手段と、 ビット線と、 各々が前記ビット線と所定の第１の電位との間に接続さ
   れ、アドレス信号に応答してその中にストアされたデー
   タ信号をビット線に与える複数のメモリセルと、 前記ビット線に接続され、前記ビット線の電圧を増幅す
   るためのセンスアンプと、 前記ビット線とセンスアンプとの間に接続され、アドレ
   ス信号に応答して動作する第１のスイッチング手段とを
   含み、 前記センスアンプは、その入力が前記第１のスイッチン
   グ手段を介して第１のノードで前記ビット線に接続され
   、 前記ビット線は、前記第１のスイッチング手段がオンす
   る前に前記第１の電位近くにもたらされることがある、
   そのような半導体メモリ装置であって、 前記センスアンプは、 前記第１のノードに接続され、前記第１のノードの電圧
   に応答して反転された電圧を遅延を伴なって出力するイ
   ンバータ手段と、 所定の第２の電位と前記第１のノードとの間に接続され
   、前記インバータ手段の出力の電位に応答して動作する
   第２のスイッチング手段と、前記第２の電位と前記イン
   バータ手段の出力との間に接続され、前記インバータ手
   段の出力を予め定められた第３の電位よりも前記第２の
   電位に近い電位に保持する電位保持手段とを含み、前記
   第３の電位は、前記第１および第２の電位の間にあり、 前記インバータ手段の出力電位に応答して増幅された信
   号を出力する増幅手段を含む、半導体メモリ装置。