JPH02154516A - 出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、低電圧信号をレベルシフトして高電圧出力信
号として出力する高耐圧の出力回路に関する。

（従来の技術） 一般に、エレクトロ・ルミネッセンス（Ｅ　Ｌ）・デイ
スプレィやプラズマ・デイスプレィ・パネル（ＦＤＰ）
等の発光型デイスプレィの駆動用集積回路（ＩＣ）は、
高い駆動電圧を必要とするため、高耐圧の駆動用ＩＣが
使用されている。この高耐圧の駆動用ＩＣにおける出力
回路では、高耐圧に加えてスイッチング時間の短縮、消
費電流の低減化が要求されている。このため、ＣＭＯ８
（相補性絶縁ゲート型）素子と高耐圧素子、例えばＤＭ
ＯＳ　（Ｄｏｕｂｌｅ　　ＤｉｆｆｕｓｅｄＭＯ８）素
子とを１チツプ上に混載し、ＣＭＯＳレベルの入力信号
をレベルシフトした高電圧信号をプッシュプル型の出力
段から出力するようにしている。

第４図は上記したような駆動用ＩＣに使用される従来の
出力回路を示している。即ち、駆動信号入力（Ｉｎ）ノ
ードには、ＣＭＯＳインバータＩＶの入力端子および基
板・ソース相互が接地電位Ｖｓｓに接続されたＮチャネ
ルＤＭＯＳトランジスタＤＭ３のゲートが接続されてい
る。ＣＭＯＳインバータＩＶは、低電圧電源Ｖｄｄと接
地電位ＶＳＳとの間にＰチャネルＭＯ８トランジスタＰ
１とＮチャネルＭＯＳトランジスタＮ１とが直列に接続
され、そのゲート相互が前記駆動信号人力ノードに接続
されている。ＮチャネルＤＭＯＳトランジスタＤＭ３の
ドレインには、２コレクタ構造のＰＮＰ　トランジスタ
Ｐ２のベースおよび第１のコレクタが接続されており、
このＰＮＰ　トランジスタＰ２のエミッタは高電圧電源
Ｖｃｃに接続されている。ＰＮＰ　ｌ−ランジスタＰ２
の第２のコレクタと接地電位Ｖｓｓとの間には、基板・
ソース相互が接続された出力プルダウン用のＮチャネル
ＤＭＯ８＋−ランジスタＤＭ２が接続されており、この
ＮチャネルのＤＭＯＳトランジスタＤＭ２のゲートはＣ
ＭＯＳインバータＩＶの出力端子に接続されている。

また、ＰＮＰ　トランジスタＰ２の第２のコレクタには
、出力プルアップ用のＮチャネルＤＭＯＳトランジスタ
ＤＭ］のゲートが接続されており、このＮチャネルＤＭ
ＯＳトランジスタＤＭＩのドレインは高電圧電源ｖＣＣ
に接続され、基板・ソース相互が駆動信号出力（Ｏｕｔ
）ノードに接続されている。そして、この出力プルアッ
プ用のＮチャネルＤＭＯＳトランジスタＤＭＩのゲート
とドレインとの間にツェナー・ダイオードＺ１のカッド
・アノード間が接続されている。

上記構成の出力回路においては、ＣＭＯＳレベルの駆動
信号入力Ｉｎが高レベル“Ｈ”の時、ＤＭＯＳトランジ
スタＤＭ３がオンになり、このオン電流によりＰＮＰ　
トランジスタＰ２がオンになる。このＰＮＰトランジス
タＰ２のオン電流によりツェナー・ダイオードＺ１にツ
ェナー電圧Ｖｚが発生して出力プルアップ用のＤＭＯＳ
トランジスタＤＭＩに所要のゲート・ソース間電圧が印
加され、このＤＭＯＳトランジスタＤＭＩがオンになっ
てＯｕｔ端子の容量負荷等を充電し、出力Ｏｕｔの電位
を高電圧電源レベル（Ｖ　ｃｃレベル）にプルアップす
る。

なお、この時、駆動信号入力Ｉｎの″Ｈ″レベルにより
ＣＭＯＳインバーターＶのＰチャネルＭＯ３トランジス
タＰ１およびＮチャネルＭＯＳトランジスタＮ１が対応
してオフおよびオンになり、このＣＭＯＳインバーター
ＶのＶＳＳレベルの出力信号により出力プルダウン用の
ＤＭＯＳトランジスタＤＭ２がオフになっている。

上記とは逆に、ＣＭＯＳレベルの駆動信号入力Ｉｎが低
レベル“Ｌ”の時、ＤＭＯＳトランジスタＤＭ３がオフ
になり、ＰＮＰトランジスタＰ２がオフになり、出力プ
ルアップ用のＤＭＯＳトランジスタＤＭＩはオフになる
。これに対して、駆動信号入力Ｉｎの“Ｌ”レベルによ
りＣＭＯＳインバータＩＶのＰチャネルＭＯ８トランジ
スタＰ１およびＮチャネルＭＯ８トランジスタＮ１が対
応してオンおよびオフになり、このＣＭＯＳインバータ
ＩＶのＶｄｄレベルの出力信号により出力プルダウン用
のＤＭＯＳトランジスタＤＭ２がオンになり、Ｏｕｔ端
子の容量負荷等の電荷を放電し、出力Ｏｕｔの電位をＶ
ＳＳレベルにプルダウンする。

しかし、上記構成の出力回路においては、出力プルダウ
ン用のＤＭＯＳトランジスタＤＭ２をＣＭＯＳインバー
タＩＶからのＣＭＯＳレベルの出力により駆動している
ので、以下に述べるような問題がある。即ち、このＤＭ
ＯＳトランジスタＤＭ２のドレイン電流をＩｄ、ゲート
・ソース間電圧をＶ　ＣＳ、閾値電圧をＶＴＨ１定数を
Ａで表わすと、 Ｉ　　ｄ　＝　Ａ　　（ＶＧＳ−ＶＴＨ）　　２　　　
　−−−−−−　　（１）の関係がある。ここで、閾値
電圧ＶＴＲは例えば１．４■であり、出力プルダウン用
のＤＭＯＳトランジスタＤＭ２のゲート・ソース間電圧
ＶＧＳがＣＭＯＳレベルのＨ”レベル（例えば３．５ｖ
〜５Ｖ）のように小さいので、そのドレイン電流Ｉｄは
閾値電圧ＶＴＨに大きく依存し、プロセスのばらつきに
よる閾値電圧ＶＴ）ｌのばらつきによってドレイン電流
Ｉｄがばらつくので、スイッチング特性が安定に得られ
ないという問題があった。

また、出力プルアップ用のＤＭＯＳトランジスタＤＭＩ
はゲート・ソース間電圧としてツェナー・ダイオードＺ
１のツェナー電圧ＶＺが印加されるので、その閾値電圧
をＶＴｌｌ、定数をＡで表わすと、ドレイン電流Ｉｄ’
　は Ｉ　ｄ’　　−Ａ　（Ｖｚ　−ＶＴＨ）　２−　（２）
で表わされる。このツェナー電圧Ｖｚが例えば１０Ｖと
すると、これに比べて出力プルダウン用のＤＭＯ８トラ
ンジスタＤＭ２のゲート・ソース間電圧ｖＧＳは非常に
小さいので、Ｉｄ（Ｉｄ’であり、またはＶＴＲの変化
に対しＩｄの変化は少なくなる。

一方、駆動用ＩＣの使い勝手を良くするために、駆動信
号出力Ｏｕｔの波形の立上がりと立下がりとを揃えるこ
とが要求されている。これは、Ｏｕｔ端子の流出電流と
流入電流とを等しくする（Ｉｄ’＝Ｉｄ）ことにより可
能となる。従来の回路にて、前記したＩｄ（Ｉｄ’　の
関係をＩｄ’＝Ｉｄとなるように補正し、出力プルダウ
ン用のＤＭＯＳトランジスタＤＭ２のチャネル幅Ｗを出
力プルアップ用のＤＭＯ８トランジスタＤＭＩのチャネ
ル幅Ｗ′よりも十分大きく設計することにより可能とな
るが、その分だけチップサイズの増大を招いてしまうと
いう問題がある。

（発明が解決しようとする課題） 上記したように従来の出力回路は、駆動信号出力端子の
流出電流と流入電流とを等しくするためには出力プルダ
ウン用のＤＭＯ８Ｉ−ランジスタのチャネル幅を出力プ
ルアップ用のＤＭＯ５トランジスタのチャネル幅よりも
十分大きく設計しなければならず、その分だけチップサ
イズの増大を招いてしまい、しかも、出力プルダウン用
のＤＭＯ８トランジスタのドレイン電流がプロセスのば
らつきによる閾値電圧のばらつきに大きく依存してばら
つくので、そのスイッチング特性が安定に得られないと
いう問題がある。

本発明の目的は、上記問題点を解決すべくなされたもの
で、出力プルダウン用のＤＭＯ８トランジスタのチャネ
ル幅を出力プルアップ用のＤＭＯＳトランジスタのチャ
ネル幅と同じに設計し、駆動信号出力端子の流出電流と
流入電流とを等しくすることが可能になり、出力用のＭ
Ｏ８Ｉ−ランジスタのドレイン電流がプロセスのばらつ
きによる閾値電圧のばらつきに殆んど依存しなくなり、
安定なスイッチング特性が得られると共にチップサイズ
の縮小化を図ることができる出力回路を提供することに
ある。

［発明の構成］ （課題を解決するための手段） 本発明の出力回路は、ドレイン・ソース間が第１の電源
電位と出力端子との間に挿入された出力プルアップ用の
ＭＯＳトランジスタと、この出力プルアップ用のＭＯＳ
トランジスタのゲート豐ソース間に接続された第１の定
電圧素子と、前記出力端子と第２の電源電位との間にド
レイン・ラス間が挿入された出力プルダウン用のＭＯＳ
トランジスタと、この出力プルアップ用のＭＯＳトラン
ジスタのゲート・ソース間に接続された第２の定電圧素
子と、前記出力プルアップ用のＭＯＳトランジスタのゲ
ート電位および前記出力プルダウン用のＭＯ８Ｉ−ラン
ジスタのゲート電位を別々に制御する制御回路とを具備
することを特徴とする。

（作用） 制御回路によって出力プルアップ用のＭＯＳトランジス
タのゲート電位および出力プルダウン用のＭＯＳトラン
ジスタのゲート電位を別々に制御することにより、低電
圧信号により高耐圧用の出力プルアップ用のＭＯＳトラ
ンジスタおよび出力プルダウン用のＭＯＳトランジスタ
を、選択的にオン状態、または、それぞれオフ状態に設
定することか可能になる。この場合、出力用のＭＯＳト
ランジスタのゲート・ソース間にそれぞれ定電圧素子に
よる電圧が印加されるので、それぞれのドレイン電流は
、大きくなると共にプロセスのばらつきによる閾値電圧
のばらつきに殆んど依存しなくなり、安定なスイッチン
グ特性が得られるようになる。

また、出力端子の流出電流と流入電流とを等しくする場
合、第１の定電圧素子および第１の定電圧素子の電圧を
ほぼ等しくすることにより、出力プルアップ用のＭＯＳ
トランジスタのドレイン電流と出力プルダウン用のＭＯ
Ｓトランジスタのドレイン電流とがほぼ同じように大き
くなり、それぞれのＭＯＳトランジスタのチャネル幅を
同じに設計しても、それぞれのドレイン電流がほぼ等し
くなるので、チップサイズの縮小化を図ることができる
。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、ＣＭＯ８素子と高耐圧素子、例えばＤＭＯ８
素子とを１チツプ上に混載した高耐圧の駆動用ＩＣにお
ける出力回路を示している。即ち、第１の制御信号入力
（Ｂ）ノードには、基板・ソース相互が第２の電源電位
（例えば接地電位Ｖ　ｓｓ）に接続されたＮチャネルＤ
ＭＯＳトランジスタＤＭ３のゲートが接続されている。

このＤＭＯＳトランジスタＤＭ３のドレインには、マル
チコレクタ構造（本例では３コレクタ構造）のＰＮＰ　
トランジスタＰ３のベースおよび第１のコレクタが接続
されており、このＰＮＰ　ｌ−ランジスタＰ３のエミッ
タは第１の電源電位（例えば高電圧電源Ｖ　ｃｃ）に接
続されている。ＰＮＰトランジスタＰ３の第３のコレク
タには、出力プルアップ用のＮチャネルＤＭＯＳトラン
ジスタＤＭＩのゲートが接続されており、このＤＭＯ８
トランジスタＤＭＩのドレインは高電圧電源ＶＣＣに接
続され、基板・ソース相互が駆動信号出力（Ｏｕｔ）端
子に接続されている。そして、このＤＭＯＳトランジス
タＤＭＩのゲートと接地電位ＶＳＳとの間には、基板・
ソース相互が接続されたＮチャネルＤＭＯ３トランジス
タＤＭ４が接続されており、このＤＭＯ８トランジスタ
ＤＭ４のゲートは第２の制御信号入力（Ａ）ノードにゲ
ートが接続されている。

また、ＰＮＰトランジスタＰ３の第２のコレクタには基
板・ソース相互が接地電位ＶＳＳに接続された出力プル
ダウン用のＮチャネルＤＭＯＳトランジスタＤＭ２のゲ
ートが接続され、このＤＭＯ８トランジスタＤＭ２のド
レインは駆動信号出力（Ｏｕｔ）端子に接続されている
。そして、このＤＭＯ８Ｉ−ランジスタＤＭ２のゲート
と接地電位Ｖｓｓとの間には、ＮチャネルＤＭＯ３トラ
ンジスタＤＭ５が接続されており、このＤＭＯＳトラン
ジスタＤＭ５のゲートは第３の制御信号入力（Ａ）ノー
ドにゲートが接続されている。

また、出力プルアップ用のＤＭＯＳトランジスタＤＭＩ
のゲートとドレインとの間に、第１の定電圧素子として
例えばツェナー・ダイオードＺ１のカソード・アノード
間が接続され、出力プルダラン用のＤＭＯＳトランジス
タＤＭ２のゲートとドレインとの間に、第２の定電圧素
子として例えばツェナー・ダイオードＺ２のカソード・
アノード間が接続されている。

次に、第１図の出力回路の動作を説明する。各制御信号
人力ノードには例えばＣＭＯＳレベルの低電圧の制御信
号Ｂ、Ａおよびこれに相補的なＡが入力し、高電圧電源
ＶｃｃはＣＭＯＳレベルよりも十分に高い電圧が使用さ
れる。いま、制御信号ＢおよびＡが高レベル“Ｈ“、制
御信号Ａが低レベル″Ｌ”の時、ＤＭＯ８Ｉ−ランジス
タＤＭ３およびＤＭ５がオンになり、ＤＭＯＳトランジ
スタＤＭ４がオフになる。従って、ＤＭＯＳトランジス
タＤＭ３のオン電流によりＰＮＰ　トランジスタＰ３が
オンになり、このＰＮＰ　トランジスタＰ３のオン電流
によりツェナー・ダイオードＺ１にツェナー電圧が発生
して出力プルアップ用のＤＭＯ３トランジスタＤＭＩに
所要のゲート・ソース間電圧が印加され、このＤＭＯ３
トランジスタＤＭＩがオンになってＯｕｔ端子の容量負
荷等を充電し、出力Ｏｕｔの電位を高電圧電源レベル（
Ｖｃｃレベル）にプルアップする。

なお、この時、オン状態のＤＭＯ８トランジスタＤＭ５
のドレイン電位は低くなっているので、このドレイン電
位がゲートに与えられる出力プルダウン用のＤＭＯ５ト
ランジスタＤＭ２がオフになっている。

上記とは逆に、制御信号Ａか低レベル“Ｌ“制御信号Ｂ
およびＡが高レベル“Ｈ”の時、ＤＭＯ５トランジスタ
ＤＭ５がオフになり、ＤＭＯ５トランジスタＤＭ３およ
びＤＭ４かオンになる。従って、このオン状態のＤＭＯ
ＳトランジスタＤＭ４のドレイン電位は低くなっている
ので、このドレイン電位がゲートに与えられる出力プル
アップ用のＤＭＯ８トランジスタＤＭＩはオフになるが
、ＰＮＰ　トランジスタＰ３からの電流によりツェナー
・ダイオードＺ２にツェナー電圧が発生して出力プルダ
ウン用のＤＭＯＳトランジスタＤＭ２に所要のゲート・
ソース間電圧が印加され、このＤＭＯ５トランジスタＤ
Ｍ２がオンになってＯｕｔ端子の容量負荷等の電荷を放
電し、出力Ｏｕｔの電位をＶＳＳレベルにプルダウンす
る。

第１図の出力回路によれば、ＣＭＯＳレベルの制御信号
入力をレベルシフトした高電圧信号をプッシュプル型の
出力段から出力することができる。この場合、出力プル
アップ用のＤＭＯＳトランジスタＤＭＩたけでなく、出
力プルダウン用のＤＭＯＳトランジスタＤＭ２のゲート
拳ソース間にも例えばＩＯＶ程度のツェナー電圧ＶＺが
印加されるので、出力プルダウン用のＤＭＯＳトランジ
スタＤＭ２のドレイン電流も前式（２）で表わされるよ
うになる。従って、出力プルアップ用のＤＭＯＳトラン
ジスタＤＭＩのドレイン電流および出力プルダウン用の
ＤＭＯＳトランジスタＤＭ２のドレイン電流は、プロセ
スのばらつきによる閾値電圧のばらつきに殆んど依存し
なくなり、安定なスイッチング特性が得られるようにな
る。

また、Ｏｕｔ端子の流出電流と流入電流とを等しくする
場合、出力プルアップ用のＤＭＯＳトランジスタＤＭＩ
のゲート・ソース間および出カブルダウン用のＤＭＯ８
トランジスタＤＭ２のゲート・ソース間にほぼ同じツェ
ナー電圧Ｖｚを印加することにより、出力プルダウン用
のＤＭＯＳトランジスタＤＭ２のドレイン電流は出力プ
ルアップ用のＤＭＯ８トランジスタＤＭＩのドレイン電
流とほぼ同じように大きくなってそのドレイン・ソース
間のオン抵抗が小さくなる。従って、この出力プルダウ
ン用のＤＭＯ８Ｉ−ランジスタＤＭ２のチャネル幅を出
力プルアップ用のＤＭＯＳトランジスタＤＭ１のチャネ
ル幅と同じに設計しても、出力プルアップ用のＤＭＯ３
トランジスタＤＭＩのドレイン電流および出力プルダウ
ン用のＤＭＯ８トランジスタＤＭ２のドレイン電流がほ
ぼ等しくなるので、チップサイズの縮小化を図ることが
できる。

第２図は、他の実施例に係る出力回路を示しており、第
１図の出力回路と比べて、ＤＭＯ８トランジスタＤＭ３
の基板・ソース相互接続点と接地電位ＶＳＳとの間に第
１の定電流（１１）源２１および第２の定電流（Ｉ２）
源２２を選択的に接続する切換回路２０が設けられ、こ
の切換回路２０の切換動作が例えば制御信号Ｂにより制
御されるように構成されている点が異なり、その他は同
じであるので第１図中と同一符号を付している。ここで
、１１くＩ２である。

第２図の出力回路の基本的な動作は第１図の出力回路と
同様であるか、駆動信号出力ＯｕｔがＶＣＣレベルから
ＶＳＳレベルに下がる時は、出力プルダウン用のＤＭＯ
３トランジスタＤＭ２のゲート・ソース間のツェナー・
ダイオードＺ２に定電流を流してゲート・ソース間電圧
をＶｓｓ電位からツェナー電圧Ｖｚまで変化させればよ
いので、定電流１１によりＰＮＰ　ｌ−ランジスタＰ３
を駆動して所定のオン電流を供給している。

これに対して、駆動信号出力ＯｕｔがＶＳＳレベルから
Ｖｃｃレベルに上がる時は、出力プルアップ用のＤＭＯ
８トランジスタＤＭＩのゲート・ソース間のツェナー・
ダイオードＺ１に定電流を流してゲート・ソース間電圧
をはＶＳＳ電位からＶｃｃ電位まで変化させると共にＯ
ｕｔ端子の容量負荷等を充電する必要があるので、定電
流■２によりＰＮＰ　）−ランジスタＰ３を駆動して所
定のオン電流を供給している。

第３図は、さらに他の実施例に係る出力回路を示してお
り、第１図の出力回路と比べて、出力プルアップ用のＤ
ＭＯ８トランジスタＤＭＩの基板・ソース相互接続点と
駆動信号出力（Ｏｕｔ）端子との間に逆電流防止用の高
耐圧用のダイオードＤのアノード・カソード間が接続さ
れており、制御信号Ａに代えて制御信号Ｃが与えられて
いる点が異なり、その他は同じであるので第１図中と同
一符号を付している。

第３図の出力回路において、駆動信号出力Ｏｕｔがｖｅ
ｃレベルからＶｓｓレベルに下がる時の動作および駆動
信号出力ＯｕｔがＶＳＳレベルからＶｃ’ｃレベルに上
がる時の動作は、制御信号Ｃを制御信号Ａと同様に設定
すれば、第１図の出力回路と同様の動作が行われる。さ
らに、制御信号Ｂを“Ｌ”レベル、制御信号ＡおよびＣ
を“Ｈ”　レベルにすれば、ＤＭＯ８トランジスタＤＭ
４およびＤＭ５がそれぞ°れオンになるので、出力プル
アップ用のＤＭＯ８トランジスタＤＭＩおよび出力プル
ダウン用のＤＭＯ８トランジスタＤＭ２がそれぞれオフ
になり、Ｏｕｔ端子が高インピーダンス状態になる。こ
の時、ダイオードＤは、Ｏｕｔ端子側からＤＭＯＳトラ
ンジスタＤＭ４側への電流の逆流を防止する。

なお、本発明は種々の変形実施が可能であり、例えば上
記各実施例ではレベルシフト回路として高耐圧用のバイ
ポーラトランジスタＰ３を使用したが、これに代えて高
耐圧用のＭＯＳトランジスタを使用してもよい。

［発明の効果］ 上述したように本発明の出力回路によれば、出力プルダ
ウン用のＭＯＳトランジスタのチャネル幅を出力プルア
ップ用のＭＯ５＋−ランジスタのチャネル幅と同じに設
計し、駆動信号出力端子の流出電流と流入電流とを等し
くすることが可能になり、しかも、出力用のＭＯＳトラ
ンジスタのドレイン電流がプロセスのばらつきによる閾
値電圧のばらつきに殆んど依存しなくなるので、安定な
スイッチング特性が得られると共にチップサイズの縮小
化を図ることができる。

【図面の簡単な説明】

第１図は本発明の出力回路の一実施例を示す回路図、第
２図および第３図はそれぞれ本発明の出力回路の他の実
施例を示す回路図、第４図は従来の出力回路を示す回路
図である。 Ａ、Ａ、Ｂ、Ｃ・・・・・・制御信号入力、ｖｃｃ・・
・・・・第１の電源電位（高電圧電源）　　Ｖｓｓ・・
・・・・第２の電源電位（接地電位）　　ＤＭＩ〜ＤＭ
５・・・・・・ＤＭＯＳトランジスタ、Ｐ３・・・・・
・ＰＮＰ　トランジスタ、Ｏｕｔ・・・・・・駆動信号
出力、Ｚｌ・・・・・・第１の定電圧素子、Ｚ２・・・
・・・第２の定電圧素子、Ｄ・・・・・・ダイオード。 出願人代理人　弁理士　鈴江武彦 第 図 第 図 第 区

Claims (2)

【特許請求の範囲】
1. （１）ドレイン・ソース間が第１の電源電位と出力端子
   との間に挿入された出力プルアップ用のＭＯＳトランジ
   スタと、 この出力プルアップ用のＭＯＳトランジスタのゲート・
   ソース間に接続された第１の定電圧素子と、 前記出力端子と第２の電源電位との間にドレイン・ソー
   ス間が挿入された出力プルダウン用のＭＯＳトランジス
   タと、 この出力プルダウン用のＭＯＳトランジスタのゲート・
   ソース間に接続された第２の定電圧素子と、 前記出力プルアップ用のＭＯＳトランジスタのゲート電
   位および前記出力プルダウン用のＭＯＳトランジスタの
   ゲート電位を別々に制御する制御回路と を具備することを特徴とする出力回路。
2. （２）前記出力プルアップ用のＭＯＳトランジスタのソ
   ースと前記出力端子との間に逆電流防止用素子が挿入さ
   れていることを特徴とする請求項１記載の出力回路。