JPH02155326A - 時分割多重転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 失血光１ 本発明は時分割多重転送制御装置に関し、特に情報処理
装置又は通信制御装置において通信回線を介してディジ
タル信号を時分割多重化して伝送する時分割多重転送制
御装置に関する。

乱米弦韮 従来、この種の時分割多重転送制御装置は第２図に示さ
れているカウンタ２１と、複数個の並直列変換部３−１
〜３−ｎと、各並直列変換部３−１〜３−〇に対応して
設けられたドライバ（３ステートバツフア）５−１〜５
−ｎとを含んで構成されていた。

そして、カウンタ２１で複数種のクロック信号をつくり
、複数個の並直列変換部３−１〜３−ｎに夫々送信クロ
ック信号として送出するとともに各ドライパラ−１〜５
−ｎを順にオン状態にし、複数個の並直列変換部３−１
〜３−ｎからのデータを時分割に多重化し、１本の信号
として送信データＤを通信回線に送出ｊ−ていた。

この時分割多重転送制御装置は１フレーム内に複数種の
データを８ビツト又は１６ビツト単位に組込み（以下、
この単位をチャネルと称する）、これら複数個のチャネ
ルで構成されたフレームを連続転送することにより情報
を伝達する装置である。

そのフレームについて第３図を用いて説明する。

第３図は従来の時分割多重転送制御装置におけるフレー
ムフォーマットを示す概略図であり、１フレーム内の一
般的なチャネルの構成を示している。

なお、ＣＨＩ　Ａ〜Ｃｉｔ　ｎ　Ａは送信先アドレス部
、ＣＨＩ　Ｄ〜ＣＨｎＤは送信データ部である。

ここで、１フレーム内のチャネル数が少なく、さらにそ
の構成１１１’を序に規則性がある場合には第２図に示
されている従来の時分割多重制御で対処することができ
る。すなわち、かかる構成において、図示せぬ発振器か
ら出力されたクロック信号ＣＫによってカウンタ２１を
動作さぜる。このカウンタ２１はカウント動作に応にて
各チャネル毎にタイミングが異なるクロック信！すを作
成し、送信り１７７２１８号として各並直列変換部３−
１〜３−ｎに送出する。すると、各並直列変換部３−１
〜３−ｎの出力つまり、チャネルがＩｌｎに送信データ
Ｄとして図示せぬ回線に送出される。

こうすることによって、異なる種類のチャネルを多重化
し、１つのシリアルの送（ＱデータＤとして送信できる
のである。

以上説明したような従来の時分割多重転送制御装置にお
いては１フレーム内のチャネル数が少なく、さらにその
フレームフォーマットに規則性がある場合には、ハード
ウェア構成が簡単となるため適している。しかし、チャ
ネル数が多くなるとカウンタ２１の構造が複雑になると
いう欠点があった。また、フレームフォーマットに規則
性がない場合（つまり、チャネルのＩｌＮ序がランダム
）には実現不可能であるという欠点があった。

九匪ム且追 本発明は上記の欠点を解決するもので、その目的は１フ
レーム内のチャネル数が多く、かつ複雑なシーケンスの
場合でも簡単なハードウェア構成で容易に送信アドレス
と送信データの多重化転送を行うことができる時分割多
重転送制御装置を提供することである。

丸肌立■羞 本発明による時分割多重転送制御装置は、複数のデータ
を所定の順序で時分割多重化して転送する時分割多重転
送制御装置であって、転送すべき順序を示す順序情報が
格納されている記憶手段と、前記記憶手段から出力され
る前記順序情報により示される順序に従って＋ｉ′ｉｉ
記データ全データ多重化して転送する転送手段とを有す
ることを特徴とする。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明による時分割多重転送制御装置の一実施
例の構成を示すブロック図であり、第２図と同等部分は
同一符号により示されている０図において、本発明の一
実施例による時分割多重転送制御装置は、並直列変換部
３−１〜３−１１と、送信先アドレス発生部４−１〜・
１−ｎと、ドライバ（３ステートバツフア）５−１〜５
−２０と、記憶回路６１と、フィードパ・ツク部６２と
、デニ１−ダ６３と、アンド回１／８７−１〜７−２ｎ
とを含んで構成されている。

並直列変換部３−１〜３−〇は図示せぬコンピュータの
内部から８ビツト又は１６ビツトの並列（パラレル）デ
ータを入力とし、直列（シリアル）データに変換するも
のである。

送信先アドレス発生部４−１〜４−ｎは各チャネルに対
応するデータの送信先アドレスを発生ずるものである。

ドライパラ−１〜５−２０は並直列変換部３−１〜３−
ｎの各出力及び送信先アドレス発生部４−１〜４−ｎの
各出力を入力とし、多重化された送信データＤを図示せ
ぬ回線に送出するらのである。

記憶回路６１は先入れ先出し型（ＦＩＦＯ）の構造とな
っており、図示せぬコンピュータのプログラムにより初
期時にチャネルシーケンス番号ＣＨＩ　Ａ　、　ＣＨＩ
　Ｄ　、　ＣＨ２Ａ　、　−−−−−−ＣＨｎ　Ａ　　
ＣＨｎＤが設定されるものである。また、この記・瞳回
路６１は読出された各チャネルシーケンス番号をフィー
ドバック部６２によってフィードバックし、再格納する
ものである。

デコーダ６３は記憶回路６１がら読出したチャネルシー
ケンス番号をｌ１ｌｊにデコードし、そのデコード結果
に応じてドライパラ−１〜５−２０を順に有効にすると
ともにアンド回路７−１〜７−２ｎの入力の１つを順に
アクティブにするものである。なお、記憶回路６１から
の読出しはクロック信号Ｃにに同期して行われるものと
する。

アンド回Ｉ／８７−１〜７−２ｎはデコーダ６３のデコ
ード結果を１つの入力とし、図示せぬ発振器から送出さ
れたクロック信号ＣＫを他の入力として、その論理積出
力を送信のためのクロック信号として対応する並直列変
換部又は）Ｘ口先アドレス発生部に対して与えるもので
ある。

かかる構成において、まず装置の起動時においてコンピ
ュータにより記憶回路６１内にチャネルシーケンス番号
が格納される。この場合、１フレーム内のチャネルシー
ケンス番号ＣＨ１１）〜ＣＨｎＤは送信先アドレスを指
示するシーケンス番号ＣＨＬＡ〜ＣＨｒｌＡと交互に記
憶回路６１内に所望の順序で格納される。

それらシーケンス番号はクロック信号に同期して１頓に
読出されてデコーダ６３によってデコードされ、そのデ
コード結果に応じたドライバが有効となり、アンド回路
の入力の１つがアクティブとなる。それと同時にクロッ
ク信号Ｃにが各アンド回路７−１〜７−２０の１つに入
力されているため、そのタイミングで並直列変換部又は
送信先アドレス発生部の出力が送信データＤとして送出
されることになる。また、記憶回路６１から読出された
シーケンス番号はフィードバック部６２によってフィー
ドバックされ、再び記憶回路６１に格納される。

こうすることにより、装置起動時に設定しておいなシー
ケンス番号の順序で１フレームの転送が終了すると、繰
返し同一の順序で転送か続けられることになるのである
。また、従来必要であったカウンタ２１は不要となる。

つまり、本実施例においては記憶回路６１内のシーケン
ス番号に応じて１フレーム内の各チャネルを構成１７て
転送するなめ、フレームフォーマットに規則性がない場
合にも容易に転送が行えるのである。また、その後に記
憶回路６１の内容を書換えれば、容易にチャネルの構成
を変更できるのである。

匝」！と苑呆 以上説明したように本発明は、チャネルシーケンス番号
と送（ｇ先アドレスを指示するシーケンス番号とを予め
記憶回路に格納しておき、それらシーケンス番号の順に
各並直列変換部及び送信先アドレス発生部の出力を有効
にすることにより、１フレーム内のチャネルの数が多く
、かつ複雑なシーケンスのフレームフォーマットの場合
でも容易に多重化が行えるという効果がある。

また、本発明によれば、記憶回路の内容を書換えること
により、フレーム内のチャネル構成を容易に変更できる
という効果もある。

【図面の簡単な説明】

第１図は本発明の実施例による時分割多重転送制御装置
の構成を示すブロック図、第２図は従来の時分割多重転
送制御装置の構成を示すブロック図、第３図はフレーム
の概略構成図である。 主要部分の符号の説明 ３−１〜３−ｎ・・・・・・並直列変換部４−１〜４−
ｎ・・・・・・送信先アドレス発生部５−１〜５−２ｎ
・・・・・・ドライバ７−１〜７−２ｎ・・・・・・ア
ンド回路６１・・・・・・記憶回路 ６３・・・・・・デコーダ

Claims (1)

【特許請求の範囲】
1. （１）複数のデータを所定の順序で時分割多重化して転
   送する時分割多重転送制御装置であって、転送すべき順
   序を示す順序情報が格納されている記憶手段と、前記記
   憶手段から出力される前記順序情報により示される順序
   に従って前記データを時分割多重化して転送する転送手
   段とを有することを特徴とする時分割多重転送制御装置
   。