JPH02159639A - 論理回路のシミュレーション照合回路 - Google Patents
論理回路のシミュレーション照合回路Info
- Publication number
- JPH02159639A JPH02159639A JP63313724A JP31372488A JPH02159639A JP H02159639 A JPH02159639 A JP H02159639A JP 63313724 A JP63313724 A JP 63313724A JP 31372488 A JP31372488 A JP 31372488A JP H02159639 A JPH02159639 A JP H02159639A
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- JP
- Japan
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- simulation
- circuit
- output
- logic circuit
- result
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理回路のシミュレーション照合回路に関
するものである。
するものである。
第３図は、例えば三菱電機、ＣＭＯＳゲートアレイ（Ｍ
６００００シリーズ）のデザイン・マニュアルに示され
たものを簡略化した従来の論理シミュレーション方法を
示す論理図であシ、図において、１はシミユレーシヨン
を行う論理回路、２は入カバターン、３はシミュレーシ
日ン期待出カバターン、４はシミエレーシ目ン結果出カ
バターン、５は照合作業１．６は照合結果を示す。
６００００シリーズ）のデザイン・マニュアルに示され
たものを簡略化した従来の論理シミュレーション方法を
示す論理図であシ、図において、１はシミユレーシヨン
を行う論理回路、２は入カバターン、３はシミュレーシ
日ン期待出カバターン、４はシミエレーシ目ン結果出カ
バターン、５は照合作業１．６は照合結果を示す。
次に動作について説明する。まず、論理回路１をシミュ
レーションする場合には入カバターン２を論理回路１に
加え、シミユレーシヨンを行う該論理回路１から得られ
た出力結果をシミニレ−ジョン結果比カバターン４とし
て記録する。
レーションする場合には入カバターン２を論理回路１に
加え、シミユレーシヨンを行う該論理回路１から得られ
た出力結果をシミニレ−ジョン結果比カバターン４とし
て記録する。
次いで、あらかじめ用意しておいた、論理シミニレ−ジ
ョンの結果がロジック上理論的にこうなるはずであると
期待した、シミュレーション期待出カバターン３と、実
際に論理シミュレーションを行って得られたシミュレー
ション結果用カバターン４とを、プログラムまたは人手
を介してどれだけ一致しているかの照合作業５を行う。
ョンの結果がロジック上理論的にこうなるはずであると
期待した、シミュレーション期待出カバターン３と、実
際に論理シミュレーションを行って得られたシミュレー
ション結果用カバターン４とを、プログラムまたは人手
を介してどれだけ一致しているかの照合作業５を行う。
そして、照合結果６を確認して、シミニレ−ジョンを行
う論理回路１の論理動作が正しかりたか否かを判定する
。
う論理回路１の論理動作が正しかりたか否かを判定する
。
従来の論理回路のシミュレーション照合方法は、以上の
ように実行されているので、論理シミ３Ｌレーシミンと
照合作業とを別個に行なわなければならなかった。また
照合作業はプログラムや人手で行うためにパターン数が
多くなると大変時間がかかる。更に大規模論理回路を計
算機で論理シミュレーションする場合などは、そのシミ
エレーシ■ン結果出カバターンを記録するために、外部
記憶装置の記録エリアをほとんど占有してしまいシミエ
レーシ璽ンシステムの運用に支障が生ずるなどの課題が
あった。
ように実行されているので、論理シミ３Ｌレーシミンと
照合作業とを別個に行なわなければならなかった。また
照合作業はプログラムや人手で行うためにパターン数が
多くなると大変時間がかかる。更に大規模論理回路を計
算機で論理シミュレーションする場合などは、そのシミ
エレーシ■ン結果出カバターンを記録するために、外部
記憶装置の記録エリアをほとんど占有してしまいシミエ
レーシ璽ンシステムの運用に支障が生ずるなどの課題が
あった。
この発明は上記のような課題を解消するためになされた
もので、論理シミュレーションの実行と同時にシミュレ
ーション期待出カバターンとの照合ができるようにする
と共に、シミエレーシ曹ン結果出カバターンを別個に記
録しなくて済むような、論理回路のシミュレーション照
合方法を得ることを目的とする。
もので、論理シミュレーションの実行と同時にシミュレ
ーション期待出カバターンとの照合ができるようにする
と共に、シミエレーシ曹ン結果出カバターンを別個に記
録しなくて済むような、論理回路のシミュレーション照
合方法を得ることを目的とする。
この発明に係る論理回路のシミュレーシッン照合１回路
は、期待出カバターンを期待出力入力端子からＸＯＲ素
子の一方の入力端子に入力し、シミュレーションを行う
論理回路の出力を該ＸＯＲ素子の他の入力端子に入力し
て論理シミュレーション結果を照合すると共に、その照
合結果をＲＡＭに取り込んで格納するようにしたもので
ある。
は、期待出カバターンを期待出力入力端子からＸＯＲ素
子の一方の入力端子に入力し、シミュレーションを行う
論理回路の出力を該ＸＯＲ素子の他の入力端子に入力し
て論理シミュレーション結果を照合すると共に、その照
合結果をＲＡＭに取り込んで格納するようにしたもので
ある。
この発明におけるＲＡＭは期待出力入力端子から入力さ
れた期待出カバターンとシミュレーションを行う論理回
路の出カバターンとをＸＯＲ素子に取り込んで照合し、
不一致の結果だけを格納する。
れた期待出カバターンとシミュレーションを行う論理回
路の出カバターンとをＸＯＲ素子に取り込んで照合し、
不一致の結果だけを格納する。
以下、この発明の一実施例を図について説明する。図中
、第３図と同一の部分は同一の符号を以りて図示した第
１図において、１は入カバターンを与える入カバターン
端子、８はシミュレーションを行う論理回路１に、入カ
バターン端子７から加えられた入カバターンを印加する
タイミングを与える入力タイミング端子、９は期待出カ
バターンを入力する期待出力入力端子、１０ａ 、１０
ｂ〜１０ｎはシミエレーシ１７ｔ−行う論理回路１の出
力と期待出力入力端子９からの信号とを入力とするＸＯ
Ｒ素子、１１はＸＯＲ素子１０ａ 、 １０ｂ〜１０ｎ
らを入力とするＮＯＲ素子（イネーブル発生素子）、１
２はシミュレーションを行う論理回路１の出力結果をサ
ンプリングするタイミングを与える出力サンプリング端
子、１３はＮＯＲ素子１１の出力を出力サンプリング端
子１２に与えられたタイミングでライト・イネーブル信
号を発生するＯＲ素子（イネーブル発生素子）、１４は
入力タイミングの数、すなわちシミュレーション周期を
カウントするカウンタ回路、１５は照合結果を記憶する
ＲＡＭ、１６はＲＡＭｌ５をリセットするリセット端子
、１７ばＲＡＭ出力端子である。
、第３図と同一の部分は同一の符号を以りて図示した第
１図において、１は入カバターンを与える入カバターン
端子、８はシミュレーションを行う論理回路１に、入カ
バターン端子７から加えられた入カバターンを印加する
タイミングを与える入力タイミング端子、９は期待出カ
バターンを入力する期待出力入力端子、１０ａ 、１０
ｂ〜１０ｎはシミエレーシ１７ｔ−行う論理回路１の出
力と期待出力入力端子９からの信号とを入力とするＸＯ
Ｒ素子、１１はＸＯＲ素子１０ａ 、 １０ｂ〜１０ｎ
らを入力とするＮＯＲ素子（イネーブル発生素子）、１
２はシミュレーションを行う論理回路１の出力結果をサ
ンプリングするタイミングを与える出力サンプリング端
子、１３はＮＯＲ素子１１の出力を出力サンプリング端
子１２に与えられたタイミングでライト・イネーブル信
号を発生するＯＲ素子（イネーブル発生素子）、１４は
入力タイミングの数、すなわちシミュレーション周期を
カウントするカウンタ回路、１５は照合結果を記憶する
ＲＡＭ、１６はＲＡＭｌ５をリセットするリセット端子
、１７ばＲＡＭ出力端子である。
次に動作について説明する。まず、シミュレーションを
行う論理回路１は入カバ゛ターン端子７より人カバター
ンを入力されると共に入力タイミング端子８に与えられ
たタイミングにより論理シミュレーションされる。
行う論理回路１は入カバ゛ターン端子７より人カバター
ンを入力されると共に入力タイミング端子８に与えられ
たタイミングにより論理シミュレーションされる。
この論理シミュレーション結果の出力を、期待出力入力
端子９から入力された期待出力と、 ＸＯＲ素子１０ａ
、１０ｂ〜１０ｎによって比較する。そしてそのうちの
何れか１つでも不一致が検出されたらＮＯＲ素子１１の
出力が”Ｌｏｗ”に変化するので、出力サンプリング端
子１２から与えられた”Ｌｏｗ”の出力サンプリングの
パルスによりライト・イネーブル信号が発生する。照合
データがＲＡＭ１５のデータ端子に与えられているので
、入力タイミング端子８に与えられたタイミングパルス
をカウントしたカウンタ回路１４が出力するカウント数
により指定された該ＲＡＭ１５のアドレスに前記照合デ
ータが書き込まれる。
端子９から入力された期待出力と、 ＸＯＲ素子１０ａ
、１０ｂ〜１０ｎによって比較する。そしてそのうちの
何れか１つでも不一致が検出されたらＮＯＲ素子１１の
出力が”Ｌｏｗ”に変化するので、出力サンプリング端
子１２から与えられた”Ｌｏｗ”の出力サンプリングの
パルスによりライト・イネーブル信号が発生する。照合
データがＲＡＭ１５のデータ端子に与えられているので
、入力タイミング端子８に与えられたタイミングパルス
をカウントしたカウンタ回路１４が出力するカウント数
により指定された該ＲＡＭ１５のアドレスに前記照合デ
ータが書き込まれる。
ＲＡＭ１５は論理シミュレーションに先立って予めリセ
ット端子１６によりリセット信号を与えてオール” Ｌ
ｏｗ ”にしておく。照合結果の判定は、出力サンプリ
ング端子１２を”Ｈｉｇｈ”にした状態で、入力タイミ
ング端子８からクロックパルスを与えることによってカ
ウンタ回路１４にカウントさせ、カウント数でアドレス
指定されたＲＡＭ１５のデータを読み出し、ＲＡＭ出力
端子１７が”Ｌｏｗ”から”Ｈｌｇｈ”に変化した場合
には、その入力タイミングの時に、論理シミュレーショ
ンを行う論理回路１の出力ビットの信号が正しくなかつ
九、ということで判定する。
ット端子１６によりリセット信号を与えてオール” Ｌ
ｏｗ ”にしておく。照合結果の判定は、出力サンプリ
ング端子１２を”Ｈｉｇｈ”にした状態で、入力タイミ
ング端子８からクロックパルスを与えることによってカ
ウンタ回路１４にカウントさせ、カウント数でアドレス
指定されたＲＡＭ１５のデータを読み出し、ＲＡＭ出力
端子１７が”Ｌｏｗ”から”Ｈｌｇｈ”に変化した場合
には、その入力タイミングの時に、論理シミュレーショ
ンを行う論理回路１の出力ビットの信号が正しくなかつ
九、ということで判定する。
なお、上記実施例では入力タイミングのカウントをする
カウンタ回路１４の出力をＲＡＭ１５のアドレス端子に
接続する回路構成としていたが、第２図に示すようにカ
ウンタ回路１４の出力をＸＯＲ素子１０ａ 、１０ｂ〜
ｌＯｎらの出力と一緒にＲＡＭ１５のデータ端子に接続
し、ＯＲ素子１３の出力を新たに設けるカウンタ回路１
８１Ｃ接続し、そのカウンタ回路１８の出力をＲＡＭ１
５のアドレス端子に接続するようにしてもよい。
カウンタ回路１４の出力をＲＡＭ１５のアドレス端子に
接続する回路構成としていたが、第２図に示すようにカ
ウンタ回路１４の出力をＸＯＲ素子１０ａ 、１０ｂ〜
ｌＯｎらの出力と一緒にＲＡＭ１５のデータ端子に接続
し、ＯＲ素子１３の出力を新たに設けるカウンタ回路１
８１Ｃ接続し、そのカウンタ回路１８の出力をＲＡＭ１
５のアドレス端子に接続するようにしてもよい。
このような構成において、カウンタ回路１Ｂは期待出力
入力端子９からのパターンと、シミュレーションを行う
論理回路１からの出カバターンが一致しない場合にのみ
カウントする。従ってＲＡＭ１５には不一致の時の入力
タイミング数と不一致データのみが記憶されるので、照
合結果の判定時にＲＡＭ１５の内容をすべて見る必要は
なくなる。
入力端子９からのパターンと、シミュレーションを行う
論理回路１からの出カバターンが一致しない場合にのみ
カウントする。従ってＲＡＭ１５には不一致の時の入力
タイミング数と不一致データのみが記憶されるので、照
合結果の判定時にＲＡＭ１５の内容をすべて見る必要は
なくなる。
以上のように、この発明によれば論理シミュレーション
の照合結果をシミニレ−ジョン照合回路内のＲＡＭに格
納するように構成したので、論理シミュレーションとシ
ミュレーシ！／結果の照合全同時に行うことができ、ま
た、大規模論理回路を大型計算機で論理シミュレーショ
ンを行う場合にも、外部記憶装置を必要としない等の効
果がある。
の照合結果をシミニレ−ジョン照合回路内のＲＡＭに格
納するように構成したので、論理シミュレーションとシ
ミュレーシ！／結果の照合全同時に行うことができ、ま
た、大規模論理回路を大型計算機で論理シミュレーショ
ンを行う場合にも、外部記憶装置を必要としない等の効
果がある。
第１図はこの発明の一実施例によるシミエレーシ目ン照
合回路図、第２図はこの発明の他の実施例を示すシミュ
レーション照合回路図、第３図は従来の論理シミュレー
ション方法を示す論理図である。 図において、１は論理回路、９は期待出力入力端子、１
０ａ、１０ｂ 〜１０ｎはＸＯＲ素子、１１はＮＯＲ索
子（イネーブル発生素子）、１３はＯＲ素子（イネーブ
ル発生素子）％ １４はカウンタ回路、１５はＲＡＭ、
１７はＲＡＭ出力端子である。 なお、図中、同一符号は同一 または相幽部分を示す。
合回路図、第２図はこの発明の他の実施例を示すシミュ
レーション照合回路図、第３図は従来の論理シミュレー
ション方法を示す論理図である。 図において、１は論理回路、９は期待出力入力端子、１
０ａ、１０ｂ 〜１０ｎはＸＯＲ素子、１１はＮＯＲ索
子（イネーブル発生素子）、１３はＯＲ素子（イネーブ
ル発生素子）％ １４はカウンタ回路、１５はＲＡＭ、
１７はＲＡＭ出力端子である。 なお、図中、同一符号は同一 または相幽部分を示す。
Claims (1)
- シミュレーションの対象となる論理回路のシミュレーシ
ョンの結果を判定するシミュレーション照合回路におい
て、前記論理回路のシミュレーション周期を数えるカウ
ンタ回路と、前記論理回路の期待出力値を期待出力入力
端子より入力し、前記シミュレーションを行う論理回路
の出力値と前記期待出力値とを比較するＸＯＲ素子と、
前記ＸＯＲ素子の出力にもとづいてライト・イネーブル
信号を出力するイネーブル発生素子と、前記シミュレー
ション周期を数えるカウンタ回路の出力をアドレス端子
に入力し、データ入力端子に前記ＸＯＲ素子の出力を入
力するとともに、ライトイネーブル端子に前記ライト・
イネーブル信号を入力するＲＡＭ素子とを備えたことを
特徴とする論理回路のシミュレーション照合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313724A JPH02159639A (ja) | 1988-12-14 | 1988-12-14 | 論理回路のシミュレーション照合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313724A JPH02159639A (ja) | 1988-12-14 | 1988-12-14 | 論理回路のシミュレーション照合回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159639A true JPH02159639A (ja) | 1990-06-19 |
Family
ID=18044754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63313724A Pending JPH02159639A (ja) | 1988-12-14 | 1988-12-14 | 論理回路のシミュレーション照合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159639A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4846185A (en) * | 1987-11-25 | 1989-07-11 | Minnesota Mining And Manufacturing Company | Bioelectrode having a galvanically active interfacing material |
| US4974594A (en) * | 1989-03-20 | 1990-12-04 | Lec Tec Corporation | Biomedical electrode and removable electrical connector |
-
1988
- 1988-12-14 JP JP63313724A patent/JPH02159639A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4846185A (en) * | 1987-11-25 | 1989-07-11 | Minnesota Mining And Manufacturing Company | Bioelectrode having a galvanically active interfacing material |
| US4974594A (en) * | 1989-03-20 | 1990-12-04 | Lec Tec Corporation | Biomedical electrode and removable electrical connector |
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