JPH02159815A - 可変遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＭＯＳインバータ等のＣＦ、ｌ　ＯＳ回路
を多段接続して成る可変遅延装置に関し、例えばレーザ
ディスク、ビデオディスク、ビデオテープレコーダ等の
再生信号の時間軸変動を補正する時間軸補正装置等に用
いることができるものである。

〔発明の概要〕

本発明は、多段接続されたＣＭＯＳ回路から成り、入力
信号が供給されるプラス電源で動作する第１の遅延回路
と、所定周波数の基準信号を発生する回路と、多段接続
されたＣ０Ｍ５回路から成り、上記基準信号が供給され
るプラス電源で動作する第２２の遅延回路と、多段接゛
続されたＣＭＯＳ回路から成り、所定の電源電圧が供給
され、上記基準信号が供給されるプラス電源で動作する
第３の遅延回路と、上記第２の遅延回路からの遅延信号
及び上記第３の遅延回路からの遅延信号との演算信号と
制御信号とを比較し、その比較出力電圧を上記第１及び
第２の遅延回路に電源電圧として供給する比較回路とを
具備した可変遅延装置において、上記第１、第２及び第
３の遅延回路のＰ形半導体基板を用いて１チップ上に形
成して、上記プラス電源を得て動作するように構成する
ことにより、異なるプラス電源が供給されて動作する複
数個の遅延回路を１チップ上に形成することを可能にす
ると共に、遅延回路の電源電圧−遅延時間特性をリニア
な特性に補正することを可能にして、可変遅延装置にお
ける生産性の向上、省面積化、高信頼性化を実現するよ
うにしたものである。

また、本発明は、ＣＭＯＳ回路を多投接続して成る可変
遅延装置において、多段接続されたＣＭＯＳ回路から成
り、入力信号が供給される第１の遅延回路と、上記第１
の遅延回路で除去されたジッタ成分より高周波のジッタ
成分を除去する第２の遅延回路とを具備し、上記第１及
び第２の遅延回路をＰ形半導体基板を用いて１チップ上
に形成し、それぞれプラス電源を得て動作するように構
成することにより、異なるプラス電源が供給されて動作
する複数個の遅延回路を１チップ上に形成することを可
能にすると共に、高周波のジッタ成分の除去を可能にし
て可変遅延装置における生産性の向上、省面積化、高信
頼性化を実現するようにしたものである。

〔従来の技術〕

一般に、レーザディスクプレーヤ、ビデオディスクプレ
ーヤ、ビデオテープレコーダ等においては、ＦＭ変調さ
れてディスクやテープ等に記録された信号を再生する際
に、時開軸変動、いわゆるジッタが生じる。従って、良
好な再生画像を得るためには、再生信号の時間軸補正を
行って、ジッタを除去することが必要とされる。

そこで従来では、第７図Ａで示すようなＣＭ　ＯＳイン
バータ（４１）が同図Ｂで示すように電源電圧の変化に
より、遅延時間が変化するということを利用して、ＣＭ
ＯＳインバータ（４１）を第８図に示すように多投接続
して１つの遅延回路（４２）を形成し、更にこの遅延回
路（４２）と時間軸変動検出回路（４３）とで時間軸変
動補正を目的とする可変遅延装置（０）を構成していた
。即ち、遅延回路（４２）に記録媒体からの再生信号（
Ｓｉ）を入力し、遅延回路（４２）から出力された信号
（ｓｈｏ）と基準信号発生回路（図示せず）からの基準
信号（例えば、周波数１５．７ｋＨｚ）　（Ｓｈ）との
位相差を時間軸変動検出回路（４３）にて制御電圧（Ｖ
ｃｏ）　　として出力し、更に、該制御電圧（Ｖｃｏ）
を例えばローパスフィルタ（４４）を介して遅延回路（
４２）に入力させるようにして遅延回路（４２）からの
遅延信号（Ｓｈｏ）　を、上記制御電圧（Ｖｃｏ）　　
に応じて連続的に変化する遅延時間をもって出力するよ
うにしてジッタを除去するようにしていた。即ち、再生
信号（Ｓｌ）が基準信号（Ｓｈ）よりその位相が時間軸
方向に進んだ場合には、制御電圧（Ｖｃｏ）　　により
遅延回路（４２）の遅延時間が大きくなり、再生信号（
Ｓｉ）を時間軸方向に遅らせるように動作し、反対に再
生信号（Ｓｉ）が基準信号（Ｓｈ）よりその位相が時間
軸方向に遅れた場合には、制御電圧（Ｖｃｏ）により遅
延回路（４２）の遅延時間が小さくなり、再生信号（Ｓ
ｉ）を時間軸方向に進ませるように動作してジッタが吸
収される。

また、制御電圧（Ｖｃｏ）　　はＣＭＯＳインバータ（
１）の電源電圧として機能するため、制御電圧（Ｖｃｏ
）が小さくなると、遅延時間は短くなり、反対に制御電
圧（Ｖｃｏ）が大きくなると、遅延時間は長くなる。

〔発明が解決しようとする課題〕

しかしながら、従来の可変遅延装置（０）は、第７図Ａ
に示すように電源電圧−遅延時間特性が非直線性である
ため、動作電位によってフィードバックルーズのゲイン
が変化してしまい、その結果、ジッタ成分の補正量が変
わって遅延量も変化してしまうため、フィードバックル
ープが不安定になるという不都合があった。

また、ＣＭ　ＯＳインバータを多段接続して成る遅延回
路は、温度特性によって遅延時間が大きく変化する欠点
があり、精度の高い時間軸変動補正を行なうことができ
ないという不都合があった。

また、遅延回路（４２）と時間軸変動検出回路（４３）
とはフィードバックループを構成しているため、時間軸
変動検出回路（４３）からの制御電圧（Ｖｃｏ）は−旦
、ローパスフィルタ（４４）によって一定の周波数帯域
（例えば１　ｋｔ（ｚ以下）に変換する必要があり、１
　ｋＨｚ以上のシック成分が除去できないという不都合
があった。

また、遅延回路（４２）を構成するＣλＩＯｓインバー
タ（１）は、Ｎ形半導体基板に基いて形成されているた
め、基板側に電源電圧（制御電圧）を供給させることと
なり、そのた必、プラス電源は、一種類のものしか使え
ず、異なったプラス電源が供給される複数の遅延回路を
１チップ上に形成することが不可能であった。従って、
可変遅延装置の生産性及び省面積化を実現させることが
できなかった。

本発明は、このような点に鑑み成されたもので、その目
的とするところは、異なったプラス電源が供給される複
数の遅延回路を１チップ上に形成することが可能で、電
源電圧と遅延時間との関係に直線性をもたせることがで
きると共に、温度特性のばらつきなどによる遅延回路の
特性上のばらつきを吸収することができ、生産性の向上
、省面積化、高信頼性化を実現させることができる可変
遅延装置を提供することにある。

〔課題を解決するための手段〕

本発明の可変遅延装置は、多段接続されたＣ　Ｍ　ＯＳ
回路（１）から成り、入力信号（Ｓｌ）が供給されるプ
ラス電源電圧で動作する第１の遅延回路（ＨＴＢＣ）　
（３）と、所定周波数の基準信号（Ｓｂ）を発生する回
路（１０）と、多段接続されたＣ　Ｍ　ＯＳ回路（１〕
から成り、基準信号（Ｓｂ）が供給されるプラス電源電
圧で動作する第２の遅延回路（１１）と、多段接続され
たＣＭＯＳ回路（１）から成り、所定の電源電圧（Ｖｃ
ｃｓ）が供給されて、基準信号（Ｓｂ）が供給されるプ
ラス電源電圧で動作する第３の遅延回路（１２）と、第
２の遅延回路（１１）からの遅延信号（Ｓ２）及び第３
の遅延回路（１２）からの遅延信号（Ｓ３）との演算信
号（Ｖｌ）と時間軸変動検出回路（８）からの制御信号
（Ｖｃｃ＋）とを比較し、その比較出力電圧（Ｖｃ＋）
　を第１及び第２の遅延回路（３）及び（１１）に電源
電圧として供給する比較回路（１８）とを具備した可変
遅延装置（Ａ）であって、第１１第２及び第３の遅延回
路（３）、（１１）　　及び（１２）をＰ形半導体基板
（２）を用いて１チップ上に形成して、上記プラス電源
を得て動作するように構成する。

また、本発明の可変遅延装置は、多投接続されたＣＭＯ
Ｓ回路（１）から成り、入力信号（Ｓｉ）が供給される
第１の遅延回路（ＨＴＢＣ）　（３）と、第１の遅延回
路（３）で除去されたジッタ成分より高周波のジッタ成
分を除去する第２の遅延回路（ＣＴＢＣ）（５）とを具
備し、第１及び第２の遅延回路（３）及び（５）をＰ形
半導体基板（２）を用いて１チップ上に形成し、それぞ
れプラス電源を得て動作するように構成す９る。

〔作用〕

第１の本発明の構成によれば、異なるプラス電源が供給
される複数の遅延回路、例えば、第１の遅延回路（）Ｉ
ＴＢＣ）　（３）と時間軸変動検出回路（８）とのフィ
ードバックループを安定化、即ち第１の遅延回路（３）
の電源電圧−遅延時間特性を直線性にさせるための同じ
＜ＣＭＯ３回ｍ　（１）を多段接続して成る補正回路（
第２の遅延回路（１１）、第３の遅延回路（１２）　）
を１チップ上に形成することが可能となり、可変遅延装
置（Ａ）における生産性の向上及び省面積化はもちろん
可変遅延装置（Ａ）の高信頼性を図ることができる。

また、第２の本発明の構成によれば、異なるプラス電源
が供給される複数の遅延回路を１チップ上に形成するこ
とが可能であるため、第１の遅延回路（）ＩＴＢｃ）　
（３）と共に上記第１の発明での補正回路を１チップ上
に設けることができることはもちろん高周波のジッタ成
分を除去する第２の遅延回路（ＣＴＢＣ）　（５）をも
１チップ上に具備しているため、可変遅延装置の生産性
の向上、省面積化が実現できると共に、時間軸変動補正
機能の向上及び色むらの軽減をも図ることができる。

〔実施例〕

以下、第１図〜第６図を参照しながら本発明の詳細な説
明する。

第１図は、本実施例に係る可変遅延装置（Ａ）の構成要
素の一つである遅延回路を構成するＣＭＯＳインバータ
（１）を示す構成図である。

このＣＩ、＋　ＯＳインバータ（１）は、Ｐ形半導体基
板（２）に８ＭＯ３（ｌａ）及びＮウェル（１ｂ）内に
形成されたＰＭＯＳ（ＩＣ）を形成することにより構成
されている。そして、プラス電源電圧（又は制御電圧）
　（Ｖ　ｃｃ）　　は、ＰＭＯＳ　（ｌｃ）側のＮウェ
ルコンタクト領域（ｌｂｃ）　　とＮウェル（１ｂ）内
のドレイン領域（ＩＣｄ）　　に供給され、８ＭＯ３（
ｌａ）側のコンタクト領域（ｌａｃ）　　とソース領域
（１ａＳ）　　は接地するようにしている。また、入力
信号（Ｖ　ｉｎ）　　はそれぞれＰＭＯＳ（ｌｃ）、　
ＮＭＯＳ（ｌａ）のゲー）　（ｌｃｇ）、　（ｌａｇ）
　　に供給され、出力信号（Ｖｏｕｔ）はＰＭＯＳ　（
ｌｃ）のソース領域（ＩＣＳ）　　及び８ＭＯ３（ｌａ
）のドレイン領域（ｌａｄ）　から得られるように構成
されている。即ち、ＰＭＯＳ（ＩＣ）側は、プラス電源
電圧（Ｖｃｃ）の供給に伴って、Ｎウェル（Ｉｂ）がＰ
形半導体基板（２）と分離するため、例えば同図に示す
ように、複数のＣＭ（Ｉｔｓインバータ（１）に対し、
それぞれ異なったプラス電源電圧（Ｖ　ｃ　ｃ　ｒ　、
　Ｖ　ｃ　ｅ　２・・・・）を供給することが可能であ
る。

換言すれば、本実施例に係るＣ　ＩＪ　ＯＳインバータ
（１）は、Ｐ形半導体基板（２）上に形成されたＮウェ
ル（１ｂ）及びＮウェル（１ｂ）内のドレイン領域（ｌ
ｃｄ）　　に対しプラス電源電圧（Ｖｃｃ）　を供給す
るようにしたので、該プラス電源電圧（Ｖｃｃ）　　に
よりＮウェル（１ｂ）と基板（２）とが分離され、その
結果、プラス電源電圧（Ｖｃｃ）　　の異なる複数のＣ
ＭＯＳ回路を１つの基板（２）上に混在させることが可
能となる。

次に、上記ＣＭ　ＯＳインバータ（１）を多段接続して
成る本実施例に係る可変遅延装置（Ａ）の構成を第２図
〜第６図に基づいて説明する。

この可変遅延装置（Ａ）は、概略的には第２図に示すよ
うにＣＭ　ＯＳインバータ（１）を多段接続して成り、
記録媒体からの再生信号（Ｓｌ）が供給される第１の遅
延回路（３）と、Ｃ）、ＩＯｓインバータ（１）を多段
接続して成り、第１の遅延回路（３）の電源電圧（Ｖｃ
ｃ）−遅延時間（τｄ）特性を直線性に補正する第１の
補正回路（４）と、ＣＭＯＳインバータ（１）を多段接
続して成り、第１の遅延回路（３）で除去されたジッタ
成分より高周波のジッタ成分を除去する第２の遅延回路
（５）と、ＣＭＯＳインバータ（１）を多段接続して成
り、第２の遅延回路（５〕の電源電圧（Ｖｃｃ）−遅延
時間（τｄ）特性を直線性に補正する第２の補正回路（
６〕と、図示しない基準信号発生回路からの基準信号（
例えば、周波数１５．７ｋＨｚ）　（Ｓｈ）と再生信号
（Ｓｉ）との位相差を一つは制御信号（ＶＣＣＩ）とし
て第１の遅延回路（３）側にループフィルタ（ローパス
フィルタ）（７）を介して供給すると同時に、もう一方
は制御信号（ＶＣＣ２）として第２の遅延回路（５）側
に供給する時間軸変動検出回路（８）とから成り、第１
の遅延回路（３）は、時間軸変動検出回路（８）により
フィードバックループとなって構成され、第２の遅延回
路（５）は、時間軸変動検出回路（８）によりオープン
ループとなって構成されている。

尚、第１及び第２の遅延回路（３）及び（５）並びに第
１及び第２の補正回路〔４〕及び（６）は１チップ上に
形成されている。

また、後述するように、第１及び第２の補正回路（４）
及び（６）も遅延回路で構成されているため、上記第１
及び第２の遅延回路（３）及び（５）と区別するため、
これからは上記第１の遅延回路（３）を第１の時間軸変
動補正用回路（単に）ＩＴＢｃ）　（３）と記載し、第
２の遅延回路〔５〕を第２の時間軸変動補正用回路（単
にＣＴＢＣ）　（５）と記載する。

次に、上記可変遅延装置（Ａ）を第３図に基づいて具体
的に説明する。

図において、ＨＴＢＣ（３）は上述の如く多段のＣＭＯ
Ｓインバータ（１）を縦続的に接続して成り、その制御
可能な最大遅延時間は例えば３０μｓｅｃのものが用い
られている。この）ＩＴＢｃ（３）には入力端子（９）
より入力信号（Ｓｉ）が供給される。この入力信号（Ｓ
ｉ）は例えばレーザディスクプレーヤの光ピツクアップ
装置から得られるＦＭ変調された再生信号であってよく
、その中心周波数は例えば８．５Ｍ）Ｉｚ　（周波数偏
移１．７ＭＨｚ）　　である。このＨＴＢＣ（３）から
得られる遅延された信号（Ｓ、）は後述するＣＴＢＣ（
５）に送られる。

第１の補正回路（４）は、一定周波数の基準信号（Ｓｂ
）を発生する基準信号発生回路（１０）と、ＣＭＯＳイ
ンバータ（１）が多段接続されて成る第１及び第２の遅
延回路（１１）及び（１２）と、第１及び第２の遅延回
路（１１）及び（１２）からの遅延信号（Ｓ２）及び（
Ｓ、）が入力される第１及び第２のフリップフロップ回
路（１３）及び（１４）と、抵抗Ｒ１及びＲ２とを有す
る。

そして、上記基準信号発生回路（１０）は、所定周波数
、例えば１．５ＭＨｚの矩形波基準信号（Ｓｂ）を発生
して第１及び第２の遅延回路（１１）及び（１２）に供
給する。尚、これら第１及び第２の遅延回路（１１）及
び（１２）は上述したように、上記ＨＴＢＣ（３）と共
に共通の１チップ内に構成されている。従って、ＨＴＢ
Ｃ（３）並びに第１及び第２の遅延回路（１１）及び（
１２）は互いに等しい温度特性を持つことになる。また
、第２の遅延回路（１２）は、一定の電源電圧（ＶＣＣ
３）が加えられている。この電圧（Ｖｃｃ３）は、第１
及び第２の遅延回路（１１）及び（１２）の遅延時間が
最小となる大きさ、即ちＨＴＢＣ（３）に供給された時
間軸変動検出回路（８）からの制御信号（Ｖｃｃ＋）の
制御範囲における最大電圧に選ばれている。例えば制御
範囲が３〜５Ｖの場合はＶ、。、＝５Ｖに選ばれる。

フリップフロップ回路（１３）は第１の遅延回路（１１
）のＢ点における出力信号（ｓ２）の立上がりでリセッ
トされると共に、第２の遅延回路（１２）のＣ点におけ
る出力信号（Ｓ、）をインバータ（１５）で反転した信
号、即ちＣ点の信号（Ｓ３）の立下がりでセットされる
。また、フリップフロップ回路（１４）はＣ点の信号（
Ｓ、）の立上がりでセットされると共に、Ｂ点の信号（
Ｓ２）をインバータ（１６）で反転した信号、即ちＢ点
の信号（Ｓ２）の立下がりでリセットされる。

フリップフロップ回路（１３）のＱ＋　からの出力信号
（Ｓ４）とフリップフロップ回路（１４）のＱ２　から
の出力信号（Ｓ、）とはそれぞれ抵抗Ｒ１，Ｒ２を介し
てＤ点で加算され、この加算出力信号（Ｓ６）がローパ
スフィルタ（１７）に加えられて、電圧信号（Ｖｌ）に
変換されたのち、比較回路（１８）に加えられて時間軸
変動検出回路（８）から加えられる制御信号（Ｖｃｃ＋
）とレベル比較される。尚、上記フリップフロップ回路
（１３）、（１４）　　、インバータ（１５）、　（１
６）、抵抗Ｒ１゜Ｒ２及びローパスフィルタ（１７）は
、差動型位相検波回路（１９）として構成されている。

また、制御信号（Ｖ　ｃｃ　＋）は、ループフィルタ（
７）により１　ｋＨｚ以下の周波数帯域に制限されてい
る。これは、ＨＴＢＣ（３）が時間軸変動検出回路（８
）によりフィードバックループを構成しているからであ
る。

そして、上記比較回路（１８）から得られる比較出力電
圧（Ｖｃ＋）　　は、ＨＴＢＣ（３）及び第１の補正回
路（４〕内の第１の遅延回路（１１）に電源電圧、即ち
遅延時間制御信号（ＶＣ＋）　　として加えられる。こ
の遅延時間制御信号（Ｖｃ＋）　　は、上述したように
、制御範囲が３〜５Ｖの場合、Ｖｃ＋　＝　（４，５±
α）■となる。

今、Ａ点の基準信号（ｓｂ）の周期をＴＡ、Ｖｃｃｌ＝
ＶＣＣ３のときの第２の遅延回路（１２）の上述した最
小遅延時間をＴｍ１ｎ　、第１の遅延回路（１１）の変
化する遅延時間をＴｘ、第１及び第２の遅延回路（１１
）及び（１２）のＣ！、！　ＯＳインバータ（１）の段
数をｎ１ＨＴＢ（：　（３）　（１’）ＣＭＯＳインバ
ー　タ（１）　（７）段数をＮ　５ＨＴＢＣ（３）　（
７）遅延時間をＴ□　　ＶＣＣ３＝５Ｖとすると、ＴＨ
＝Ｔｘ　　ｘ　　　　　　　　　　　・・・・・・（１
）となる。そして、（ＶＣ＋）　が最大値（Ｖｃｃｓ）
となったとき上記（２１式は、 Ｖ、　　＝２．５　　　　　　　　　　　・・・・・・
（３）となる。このとき、（Ｖｌ）はＣＭ　ＯＳインバ
ータ（１）の遅延量と無関係に一定となる。また（Ｔｘ
）が変化したときの差動型位相検波回路（１９）の検波
感度（Ｓ）は、 となる。ここで（Ｔわ　は一定であるから、検波感度（
Ｓ）はＣＭ　ＯＳインバータ（１）の特性に関係なく一
定となる。従って、比較回路（１８）により、（Ｖｌ）
と（Ｖｅｅｒ）との差（ＶＣ＋）　を得、この（Ｖ　ｃ
　＋　）　　を）ＩＴＢｃ（３）及び第１の補正回路（
４）内の第１の遅延回路（１１）にフィードバックする
ことにより、このフィードバックループのゲインが充分
であれば、＜ｖｃｅ、＞に対する（Ｔ、）　　はニリア
になる。

また、ＣＭＯＳインバータ（１）の温度特性やしきい値
電圧（Ｖｔｕ）等にばらつきがあれば（Ｔｍ１ｎ）もば
らつくので、上記（の式におけるＴｘ　−Ｔｒｎｉｎ　
によってばらつきが吸収される。

第４図〜第６図は第３図における第１の補正回路（４）
内のＢ点、０点、Ｑ、、　Ｑ、及びＤ点の各出力信号（
Ｓ２）、　（ＳＳ）、　（Ｓ、）、　（ＳＳ）　　及び
（Ｓ６）のタイミングチャートを示すもので、第４図は
Ｂ点の信号（Ｓ２）と０点の信号（ＳＳ）と゛が同相の
場合を示し、第５図はＢ点の信号（Ｓ２）が０点の信号
（ＳＳ）より（Ｔ１）だけ遅れた場合を示し、第６図は
Ｂ点の信号（Ｓ２）が０点の信号（ＳＳ）より（Ｔ２）
だけ進んだ場合を示している。

第４図のように、Ｂ点の信号（Ｓ２）と０点の信号（Ｓ
Ｓ）とが同相の場合は、両者の和であるＤ点の信号（Ｓ
６）には基準信号（ｓｂ）の周波数成分は現われず、こ
のとき（Ｖｌ）は２．５Ｖとなる。また、Ｂ点の信号（
Ｓ２）と０点の信号（Ｓ、）とのずれ量（ＴＩ）、　（
Ｔ２）に応じて（ｖｌ）が２．５Ｖを中心にして増大又
は減少することになる。

即ち、この差動型位相検波回路（１９）は２つの入力信
号の位相差が０°のときを中心に位相検波することが可
能となる。その場合、検波範囲を一１８０°〜＋１８０
°とすることができる。また、２つのフリップフロップ
回路（１３）及び（１４）を用いているので、Ｂ点の信
号（Ｓ２）と０点の信号（ＳＳ）とが同相のとき、第４
図に示すように、Ｑ、からの出力信号（Ｓ４）とＱ２　
からの出力信号（Ｓ、）とが打消し合ってＤ点の出力信
号（Ｓ６）には基準信号（Ｓｂ）のキャリア成分が現わ
れない。このため、この差動型位相検波回路（１９）を
２つの入力信号の位相差が少ない部分で用いれば、Ｄ点
の出力信号（Ｓ、）のキャリア成分が抑圧されるので、
後段のローパスフィルタ（１７）の負担が軽くなり、そ
の構成を簡単にすることができる。

尚、上述の例では、差動型位相検波回路（１９）に２つ
のフリップフロップ回路（１３）、　（１４）　　を用
いたが、その内の一方を省略して、フリップフロップ回
路（１３）又は（１４）のＱｌ　からの出力信号（Ｓ、
）又はＱ２からの出力信号（Ｓ５）とＢ点の信号（Ｓ２
）又は０点の信号（ＳＳ）とを加算するようにしてもよ
い。また、フリップフロップ回路（１３）、　（１４）
　　のセット信号とリセット信号とを入れ替えてもよい
。

また、上述の例では第１の補正回路（４）における第１
の遅延回路（１１）の出力と第２の遅延回路（１２）の
出力とを位相比較することによって、ＣＭＯＳインバー
タ（１）のばらつきを吸収するようにしているため、Ｈ
ＴＢＣ（３）の遅延時間（’ｒｇ）　　の絶対値はばら
つくものの（ＶＣＣＩ）　　（ＴＩ）　　特性をリニア
にすることができると共に、ＣＭ　ＯＳインバータ（１
）のばらつきを大幅に・吸収することができ、これによ
ってその接続段数を大幅に削減することができる。

また、フリップフロップ回路（１３）及び（１４）を用
いて差動型位相検波回路（１９）を構成、しているので
、０°の位相差を中心にした広い範囲に亘る位相検波を
行なうことができる。

一方、ＣＴＢＣ（５）は、上記１（ＴＢＣ（３）と同様
に、多段のＣＭＯＳインバータ（１）を縦続的に接続し
て成り、その制御可能な最大遅延時間差は例えば２００
ｎｓｅ（のものが用いられている。このＣＴＢＣ（５）
には上記ＨＴＢＣ（３）からの遅延信号（Ｓｌ）が供給
され、ＣＴＢＣ（５）から出力端子（２０）に得られる
遅延された信号（ＳＯ）は例えば後段の復調回路等を含
む信号処理回路（図示せず）に送られる。

第２の補正回路（２１）は、上記第１の補正回路（４）
と同様に、一定周波数（例えば１．５ｉＪＨｚ）　　の
基準信号（Ｓｂ）を発生する基準信号発生回路（２２）
と、ＣＭＯＳインバータ（１）が多段接続されて成り、
上記基準信号（ｓｂ）が供給される第３及び第４の遅延
回路（２３）及び（２４）と、第３及び第４の遅延回路
（２３）及び（２４）からの遅延信号（Ｓ、）及び（Ｓ
ａ）が供給されるフリップフロップ回路（２５）及び（
２６）と、抵抗Ｒ３及びＲ１とを有する。

そして、これら第３及び第４の遅延回路（２３）及び（
２４）は、上記ＨＴＢＣ（３）、第１の補正回路（４）
及びＣＴＢＣ（５）と共に共通の１チップ内に構成され
ている。

従って、これらＨＴＢＣ（３）、ＣＴＢＣ（５）並びに
第１及び第２の補正回路（４）及び（２１）は互いに等
しい温度特性を持つことになる。尚、第４の遅延回路（
２４）には上記第２の遅延回路（１２）と同様に、一定
の電源電圧（ＶＣＣ４）が加えられている。この電圧（
Ｖｃｃａ）は、第３及び第４の遅延回路（２３）及び（
２４）の遅延時間が最小となる大きさ、即ちＣＴＢＣ（
５）に供給される制御信号（ＶＣＣ２）の制御範囲にお
ける最大電圧に選ばれている。例えば制御範囲が上記制
御信号（Ｖｅｅｒ）と同様に３〜５Ｖである場合には、
Ｖｃｃ＜＝５Ｖに選ばれる。

尚、第３及び第４の遅延回路（２３）及び（２４）並び
にその後段の差動型位相検波回路（２７）におけるフリ
ップフロップ回路（２５）、（２６）　　、インバータ
（２８）。

（２９）、抵抗Ｒ３，Ｒ，及びローパスフィルタ（３０
〉の動作は上記第１の補正回路（４）における第１及び
第２の遅延回路（１１）及び（１２）並びに差動型位相
検波回路（１９）と同様の動作を行なうため省略する。

そして、ローパスフィルタ（３０）から出力した電圧信
号（Ｖ２）は、比較回路（３１）に加えられて時間軸変
動検出回路（８）から加えられる制御信号（ＶＣＣ２）
とレベル比較される。この制御信号（ＶＣＣ２）は、Ｃ
ＴＢＣ（５）が時間軸変動検出回路（８）によりオーブ
ンループとなっているため、フィルタ等を介さずに直接
比較回路（３１）に入力される。そのため、１ｋ）ｌｚ
以上（例えば５〜６ｋＨｚ）の周波数帯域となっている
。

上記比較回路（３１）から得られる比較出力電圧（ＶＯ
２）　　は、ＣＴＢＣ（５）及び第２の補正回路（２１
）内の第３の遅延回路（２３）に電源電圧、即ち遅延時
間制御信号（ＶＯ２）　　として加えられる。この遅延
時間制御信号（ＶＯ２）　　は、上述したように制御範
囲が３〜５ｖの場合、ＶＣ２＝（４゜５±β）■となる
。ここで、この（ＶＯ２）　　が上述ＨＴＢＣ（３）に
供給される比較出力電圧（Ｖｃ＋）　　とその振れぐあ
いが異なっているのは、ＨＴＢＣ（３）側に供給される
制御電圧（Ｖｅｅｒ）の周波数帯域が１　ｋＨｚ以下で
あること、ＣＴＢＣ（５）側に供給される制御電圧（Ｖ
ＣＣ２）の周波数帯域が１ｋＨｚ以上であることに起因
する。その結果、ＨＴＢＣ（３〕とＣＴＢＣ（５）には
異なった電圧が入力されることとなる。本実施例ではＣ
１，１ＯＳインバータ〔１）をＰ形半導体基板（２）上
に形成するようにし、さらに電源電圧（Ｖｃｃ）　をＮ
ウェル（１ｂ）とＮフェル（１ｂ）内のドレイン領域（
ＩＣｄ）　　に供給するようにしたので、上記電源電圧
（Ｖｃｃ）　　によってＮウェル（Ｈ＋）が基板（２）
と分離されることとなり、その結果、１チップ上に形成
したＣＭＯＳインバータ（１）から成る回路群に、異な
った電圧が同時に入ってきても、動作上問題はない。ま
た、ＣＴＢＣ（５）にもＨＴＢＣ（３）側に設けた第１
の補正回路（４）と同様の第２の補正回路（２１〉を設
けたので、ＨＴＢＣ（３）の場合と同様に、制御信号（
Ｖｃｃｓ）に対する遅延時間（Ｔ、）　　はリニアにな
ると共に、Ｃ１，（ＯＳインバータ（１）の温度特性や
しきい値電圧等のばらつきも吸収され、ＨＴＢＣ（３）
で説明した効果はＣＴＢＣ（５）にも現われることとな
る。

上述の如く本例によれば、Ｃ１，１ＯＳインバータ（１
）を、Ｐ形半導体基板（２〕上に形成し、さらに、Ｎウ
ェル（１ｂ）及びＮウェル（１ｂ）内のドレイン領域（
ｌｃｄ＞　　にプラス電源電圧を供給するようにしたの
で、該電源電圧によりＮウェル（１ｂ）が基板（２〕ど
分離することとなり、その結果、異なるプラス電源電圧
が供給される複数の遅延回路を１チップ上に形成するこ
とが可能となり、上記の如く電源電圧−遅延時間特性が
リニアで、かつ温度特性等のばらつきを吸収する可変遅
延装置（Ａ）を効率良く生産できると共に、可変遅延装
置（Ａ）の省面積化を実現させることができる。また、
ＣＴＢＣ（５）を具備させたので色むらを軽減させるこ
とができる。

〔発明の効果〕

本発明に係る可変遅延装置は、上述の如く構成されたの
で、可変遅延装置における生産性の向上、省面積化、高
信頼性化を図ることができる。

【図面の簡単な説明】

第１図は本実施例に係るＣλＩＯｓインバータを示す構
成図、第２図は本実施例の構成を概略的に示すブロック
図、第３図は本実施例の具体的構成を示すブロック図、
第４図〜第６図は補正回路内の信号の受は渡しを示すタ
イミングチャート、第７図はＣＭＯＳインバータの構成
及び特性を示す図、第８図は従来例を示すブロック図で
ある。 （１）はＣＭ　ＯＳインバータ、（１ａ）はＮＭＯＳ、
　（ｌｂ）はＮウェル、（ＩＣ）はＰＭＯ３，（２）は
Ｐ形半導体基板、（Δ）は可変遅延装置、（３）はＨＴ
ＢＣ，（４）は第１の補正回路、（５）はＣＴＢＣ，（
６）は第２の補正回路、（７）はループフィルタ、（８
）は時間軸変動検出回路、（１０）は基準信号発生回路
、（１１）は第１の遅延回路、（１２）は第２の遅延回
路、（１８）は比較回路、（１９）は差動型位相検波回
路、（２１）は第２の補正回路、（２２）は基準信号発
生回路、（２３）は第３の遅延回路、（２４）は第４の
遅延回路、（２７）は差動型位相検波回路、（３１）は
比較回路である。 第７図 第８図 第４図 ダイミンク′チャート 第５図 タイミング゛チャート 第６図

Claims (1)

1. 【特許請求の範囲】 １、多段接続されたＣＭＯＳ回路から成り、入力信号が
   供給されるプラス電源で動作する第１の遅延回路と、 所定周波数の基準信号を発生する回路と、 多段接続されたＣＭＯＳ回路から成り、上記基準信号が
   供給されるプラス電源で動作する第２の遅延回路と、 多段接続されたＣＭＯＳ回路から成り、所定の電源電圧
   が供給され、上記基準信号が供給されるプラス電源で動
   作する第３の遅延回路と、 上記第２の遅延回路からの遅延信号及び上記第３の遅延
   回路からの遅延信号との演算信号と制御信号とを比較し
   、その比較出力電圧を上記第１及び第２の遅延回路に電
   源電圧として供給する比較回路とを具備した可変遅延装
   置であって、 上記第１、第２及び第３の遅延回路をＰ形半導体基板を
   用いて１チップ上に形成して、プラス電源を得て動作す
   るようにして成る可変遅延装置。 ２、多段接続されたＣＭＯＳ回路から成り、入力信号が
   供給される第１の遅延回路と、 上記第１の遅延回路で除去されたジッタ成分より高周波
   のジッタ成分を除去する第２の遅延回路とを具備し、 上記第１及び第２の遅延回路をＰ形半導体基板を用いて
   １チップ上に形成し、それぞれプラス電源を得て動作す
   る可変遅延装置。