JPH0216095B2

JPH0216095B2 -

Info

Publication number: JPH0216095B2
Application number: JP56193467A
Authority: JP
Inventors: Junichi Inagaki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-11-30
Filing date: 1981-11-30
Publication date: 1990-04-16
Also published as: JPS5895922A

Description

【発明の詳細な説明】発明の技術分野本発明は、保護継電器、特に３相の電気量を１
つの判定回路で動作判定する３相形保護継電要素
を内蔵する保護継電器に関するものである。

発明の技術的背景第１図は３相形過電流継電器の構成図である。

第１図において、リレー入力である３相電流
I₁，I₂，I₃は夫々入力変成器TR₁，TR₂，TR₃に
よつて各相電流に比例した電圧v₁，v₂，v₃に変換
される。前記入力変成器TR₁，TR₂，TR₃の出力
における極性側は夫々整流器RF₁，RF₂，RF₃の
アノード側に接続され、コモン側は互に接続され
て判定回路１に接続される。整流器RF₁，RF₂，
RF₃のカソード側は互に接続されてV₀が出力さ
れ判定回路１に入力される。判定回路１は前記出
力V₀を入力して大きさの判定を行ない、その瞬
時値が一定値K₁より大きいとき「１」、小さいと
き「０」である出力S₁を出力する。TDD回路２
は出力S₁を入力し、S₁が「１」のとき所定時間
T₁後限時復帰となるリレー出力S₂を出力する。
以上説明した第１図の構成においては、３相電流
I₁，I₂，I₃が電圧に変換されて整流されるため、
出力V₀の瞬時値は３相電流I₁，I₂，I₃のうち瞬時
値が正のものの最大のものに比例することにな
る。従つて３相電流I₁，I₂，I₃の正のサイクルの
大きさが判定され、そのうちいずれかが一定値
K₁より大きくなると動作することになる。又、
TDD回路２での限時復帰時間T₁は１サイクル以
上の時間となるよう設定される。

一方、判定部が１つで複数の入力を処理できる
ものとしてはマイクロコンピユータを応用したデ
ジタル形継電器が広く知られている。

第２図にこの構成を示す。第２図において、電
力系統からの複数情報ｖ、ｉは基本波成分を取り
出すためのフイルタ回路（FIL）５に入力され
る。このフイルタ回路５の出力は全入力を同時サ
ンプリングするためにサンプルホールド回路
（Ｓ／Ｈ）６に入力され、更に、マルチプレクサ
回路（MPX）７に入力されて、順次、シリアル
にアナログ／デジタル変換回路（Ａ／Ｄ）８によ
つてアナログ／デジタル変換される。そしてアナ
ログ／デジタル変換されたリレー入力はダイレク
トメモリアクセス制御回路（DMA）９により演
算処理装置（CPU）１０に送られる。この演算
処理装置１０は前記ダイレクトメモリアクセス制
御回路９からのデジタル値の電圧、電流情報を用
いて、予め定められたプログラムによつて保護演
算処理を行ない、その判定結果を出力する。

背景技術の問題点以上第１図で説明した３相形継電器は正のサイ
クルについてのみの判定を行なつているため、動
作時間が遅いだけでなく、TDD回路による限時
復帰時間は１サイクル以上必要であり、そのため
にリレー出力の復帰時間が長くなり、系統事故除
去後に他の継電器との時間協調が大きな問題であ
つた。ここで第１図において全波整流での動作判
定の適用を考えてみると、全波整流回路の追加又
は正波及び負波用の２つの判定回路の設置が必要
であり、したがつて判定回路を１つとした３相形
の小形化の目的に反することになる。一方、第２
図に示したデジタル形継電器は多要素のリレー判
定を１台で処理することができ、例えば数十要素
からなる送電線の距離保護継電装置でも構成する
ことが可能であるが、この回路構成では回路規模
が大きくなる欠点を有している。

発明の目的本発明は上記各問題点を解決することを目的と
してなされたものであり、動作時間及び復帰時間
の速い３相形保護継電器を実現できるだけではな
く、回路規模を小さくできかつ回路の標準化が可
能な保護継電器を提供することを目的としてい
る。

発明の概要３相の系統電流を順次１つづつ選択して出力
し、前記入力電流の正波及び負波について夫々基
準量と比較し、基準量より大きい場合に、これら
の各相の比較結果を共通の記憶回路に記憶するこ
とにより、どの相の事故に対しても速やかに応動
させるようにしたものである。

実施例第３図は本発明による保護継電器の一実施例回
路構成図、第４図は演算処理方法の一実施例、第
５図は応動説明図、第６図は３相形過電流継電器
に対する他の演算処理方法の一実施例、第７図は
他の演算処理方法の一実施例、第８図は更に他の
演算処理方法の一実施例、第９図は本発明による
保護継電器の他の実施例回路構成図、第１０図は
更に他の実施例回路構成図である。

第３図において、TR₁，TR₂，TR₃は夫々入力
変成器であつてリレー入力である３相電流I_A，
I_B，I_Cを入力し各電流値に比例した電圧v_A，v_B，
v_Cに変換し出力される。１１はマルチプレクサ回
路（以下MPXという）であつて、v_A，v_B，v_Cを
入力し、演算部１２から出力される選択信号S₅に
より、そのうちの唯１つが選択されてMPX１１
からS₆として出力される。１３は比較回路であつ
て前記MPX１１からの出力S₆とデジタル／アナ
ログ変換回路（以下Ｄ／Ａという）１４から出力
される基準量S₇とを入力とし、電圧比較方式によ
つて前記２入力の大きさを比較し、その比較結果
を判定信号S₈として出力する。この判定信号S₈
は、S₆≧S₇のとき「１」となり、S₆＜S₇のとき
「０」となるデジタル信号であつて前記演算部１
２に入力される。又、Ｄ／Ａ１４はバイポーラ出
力特性を有してデジタル／アナログ変換を行なう
回路であり、前記演算部１２から出力されるデジ
タルコードS₉を入力とし、これに従つてアナログ
量に変換して基準量S₇を出力する。そして演算部
１２は整定回路１５において整定されたデジタル
符号の整定値S₁₀を読み込み、更にデジタルコー
ドS₉を出力するために必要な変換を行ない前記デ
ジタルコードS₉を出力する。このデジタルコード
S₉としては前記整定値S₁₀の大きさに対応した正
及び負のコードが出力される。又、演算部１２は
選択信号S₅により選択した入力についての判定信
号S₈を読み込み、後述する演算処理により動作判
定を行ないリレー出力S₁₁を出力する。なお演算
部１２としてはマイクロコンピユータ等が用いら
れ、又、整定回路１５はデジタルスイツチ等を用
いて構成される。

第４図は演算部における演算方法の一実施例で
ある。先ずStep f₁において整定値S₁₀の読み込み
処理を行ない、Step f₂において整定値S₁₀をＤ／
Ａ１４に入力するデジタルコードS₉に対する変換
処理を行なう。又、Step f₂では前記した正、負
の各コードが作成されて演算部１２内にある図示
しない記憶部に記憶される。次にStep f₃におい
てフラツグのリセツト処理を実行する。このフラ
ツグは演算部１２内にあつて演算処理によつてセ
ツト／リセツトが可能な１ビツトの記憶部であ
り、普通、計算機は全てこの機能を有している。
前記Step f₃におけるリセツト処理は後述する動
作判定時に際してセツトするための前処理であ
る。以上の処理を実施後、リレー入力I_A，I_B，I_C
に関する夫々の各処理Step F₁、F₂、F₃とStep
F₄における動作出力処理とが直列に処理されて
前記Step f₁に戻る一連の処理動作がなされる。
そして前記各処理は繰り返し実行され、しかもこ
の繰り返し時間はリレー入力の１サイクルの時間
に比べ充分小さい時間（例えば1/20程度）である
（応動図において後述する）。

以下Step F₁〜F₄について説明する。Step F₁
におけるStep f₄において、先ず、MPX１１の第
１の入力であるリレー入力I_Aを選択し出力するた
め、選択信号S₅を出力するための処理を実行す
る。このStep f₄の実行によりMPX１１からの出
力S₆は電圧v_Aとなる。Step f₄の実行後はStep F_S
において動作判定処理を実行する。なお動作判定
処理については第４図の右側に書かれている。

この動作判定処理は、先ず、Step f₅において
デジタルコードS₉として正の整定値の出力処理を
行ない、この出力によりＤ／Ａ１４から正の整定
値に対応した基準量S₇が出力される。次にStep
f₆において判定信号S₈の読み込み処理を行なつた
後、Step f₇において判定信号S₈の判定処理を行
なう。この判定処理において、S₈＝１、即ち、S₆
≧S₇のときは、リレー入力が正のサイクルにあつ
て整定値よりも大きいことになり、したがつてリ
レー動作と判定し、次にStep f₈を実行する。
Step f₈ではリレー出力を連続化するため限時復
帰時間のセツトを行なう。この時間の長さはリレ
ー入力の1/2サイクルに相当する時間以上であれ
ばよい。この時間セツトは演算部１２内の図示し
ない記憶部中に一定時を書き込むことによつて行
なう。

一方、Step f₇において、S₈＝０、即ち、S₆＜
S₇のときは、リレー入力が少なくとも正の整定値
レベルより小さいことが判明しただけであつて、
交流入力のリレー入力I_Aが負のサイクルにある可
能性があるので、次に負の整定値でのチエツクを
行なう処理に移る。即ち、Step f₉において、デ
ジタルコードS₉として整定値と大きさが等しく極
性が異なる値に相当するコードを出力する。この
結果、基準量S₇としては負の値が出力される。次
にStep f₆において判定信号S₈の読み込み処理を
行なつた後、Step f₁₀において判定信号S₈の判定
処理を行なう。

このStep f₁₀における判定処理は前記Step f₇
における判定処理と全く反対の判定を行なう。即
ち、S₈＝０のときは、S₆＜S₇であつて負の基準量
よりリレー入力I_Aが小さいことであり、リレー入
力I_Aが負のサイクルにあり、その絶対値は基準量
より大きいことになる。そのため、S₈＝０のとき
はリレー動作と判定し、次にStep f₈における動
作を実行する。一方、Step f₁₀において、S₈＝１
のときは前記Step f₇を加味すると、現在のリレ
ー入力I_Aの瞬時値が整定値より小さいことが判明
したことになる。しかし、この瞬時値の値だけで
は、リレー入力I_Aが系統事故中であつて単に正の
サイクルから負のサイクルへ、又は、その逆の移
行時にあるのか、あるいは系統が健全であるのか
は不明である。したがつてStep f₁₁においてこれ
を判定する。このStep f₁₁では限時復帰中である
か否かを判定するため、限時復帰時間の記憶値を
判定することで行なう。そしてこの記憶値が
「０」のときは限時復帰中でないと判定し、これ
はリレー不動作であるため、次のリレー入力I_Bの
ためのStep F₂へ移る。

一方、前記記憶値が「０」でないときは限時復
帰中であると判定し、次にStep f₁₂において前記
記憶値を１だけ減少し限時復帰時間を短縮する処
理を実行する。なお限時復帰時間は第４図に示し
た全演算処理の繰り返し時間から、この繰り返し
回数をカウントする方法により求めている。そし
て前記Step f₈及びStep f₁₂の実行後は、リレー
入力I_Aに関した動作であることを記憶するため、
Step f₁₃においてフラツグのセツト処理を実行
し、次にStep F₂におけるリレー入力I_Bの処理に
移る。

Step F₂におけるリレー入力I_Bについては、先
ず、Step f₁₄においてMPX１１の第２の入力で
あるリレー入力I_Bを選択し出力するため、選択信
号S₅を出力するための処理を実行後、前記同様
Step F_Sにおける判定動作処理を実行する。この
処理内容はリレー入力I_Aの場合と全く同じであ
り、したがつて次のStep F₃へ移る。

Step F₃におけるリレー入力I_Cについては、先
ず、Step f₁₅においてMPX１１の第３の入力で
あるリレー入力I_Cを選択し出力するため、選択信
号S₅を出力するための処理を実行後、前記同様
Step F_Sにおける判定動作処理を実行する。そし
て動作処理内容は前記I_Aの場合と全く同じであ
る。

Step F₄における動作出力処理においては、先
ず、Step f₁₆においてフラツグの判定処理を行な
う。このフラツグは上述の如く、３相入力I_A，
I_B，I_Cのうち少なくとも１入力について動作と判
定されると「１」にセツトするよう構成されてい
るため、前記フラツグの値を判定することでリレ
ー動作か不動作かの判定が可能である。従つて
Step f₁₆の判定処理においてフラツグが「１」の
ときは、次にStep f₁₇においてリレー出力S₁₁の
出力処理を行ない、又、フラツグが「０」のとき
は、次にStep f₁₈においてリレー出力S₁₁のリセ
ツト処理を実行する。前記Step f₁₇及びStep f₁₈
の各処理の実行によりStep F₄における動作出力
処理が終了し、再びStep f₁に戻ることとなる。

以上述べたように、３相入力電流に対する３相
形継電器の応動は、各３相入力の判定に対して共
通した１つの記憶手段としてフラツグを用い、各
入力判定の動作時、これをセツトすることにより
実現できる。なお、このフラツグは各判定サイク
ル時、前処理としてリセツトして用いることによ
り、各判定サイクルでの応動状況を判定すること
ができ、高速な対応が可能である。

第５図によつて演算部における応動を説明す
る。そして第５図はＡ相１相地絡からAB相２相
短絡に事故が進展し、その後Ｂ相１相地絡に事故
様相が変化した場合のＡ相及びＢ相電流を模擬的
に示したものであり、Ｃ相については省略してい
る。なお時刻t₀〜t₄₄は動作判定時刻を示す。

第５図において、入力変成器TR₁からのリレー
入力I_Aに比例した出力v_Aは、時刻t₃とt₄との間で
Ａ相１相地絡事故の発生により、時刻t₄以後大き
な値となり、時刻t₁₃とt₁₄との間でAB相２相短絡
事故発生によりこの状態は断続し、時刻t₂₄とt₂₅
との間でのＢ相１相地絡に事故様相が変化するま
で続く。又、入力変成器TR₂からのリレー入力I_B
に比例した出力v_Bは、時刻t₁₄以後大きな値とな
り、Ｂ相１相地絡に進展し、時刻t₂₉とt₃₀の間で
事故除去されるまでこの状態を続ける。なお、波
形と共に示すＳ＋、Ｓ−は夫々基準量S₇が正のと
きと、負のときの基準レベルを示す。

第５図においてリレー入力I_Aについての応動を
説明する。時刻t₃，t₄間における事故発生後も、
出力v_Aは時刻t₆による判定まではレベルＳ＋より
その大きさが小さいため、レベルＳ＋に対する比
較回路１３での比較結果は、S₆＜S₇であつて判定
信号S₈は「０」である。時刻t₇における判定で
は、v_A＞Ｓ＋、即ち、S₆＞S₇であるため判定信号
S₈は「１」となる。この状態は時刻t₁₁における
判定まで続き、その後「０」となる。又、レベル
Ｓ−における判定については、時刻t₁₇まで及び
時刻t₂₁以後における判定では、v_A＞Ｓ−、即ち、
S₆＞S₇であるため、判定信号S₈は「１」であり、
時刻t₁₇以後時刻t₂₁までの判定では「０」となる。
判定信号S₈の値は、各時刻での判定のようになる
が、この判定信号S₈を読み込む演算部１２での判
定は次のように行なわれる。時刻t₇における判定
ではＳ＋レベルについての判定信号S₈が「１」で
あることから、リレー入力が整定値より大きいと
判定する。この判定は時刻t₁₁における判定まで
同じである。しかし時刻t₁₂における判定では、
Ｓ＋レベルについての判定信号S₈が「０」になる
ため、リレー入力が整定値より小さいと判定す
る。この状態は時刻t₁まで続く。時刻t₁₇における
判定ではＳ−レベルについての判定信号S₈が
「０」であることから、リレー入力が整定値より
大きいと判定し、この判定は時刻t₂₁の判定まで
同じである。そしてt₂₂における判定でＳ−レベ
ルについての判定信号S₈が「１」であることから
リレー入力が整定値より小さいと判定する。

以上のように演算部１２ではＳ＋レベルに関し
て判定信号が「１」、又はＳ−レベルに関して判
定信号が「０」のとき、リレー入力が整定値より
大きいと判定する。この判定方法は入力信号を全
波整流してＳ＋レベルのみで判定する方法と全く
等価である。上記判定信号S₈に関する演算部１２
における判定結果は、演算部１２における限時復
帰（TDD）処理によつて連続化される。そのた
め時刻t₂₂において、リレー入力が整定値より小
さいと判定された後も、時刻t₃₂まで、このTDD
時間だけ動作判定結果が保持される。以上の説明
から明らかなように、このTDD時間は1/2サイク
ル程度でよいことになる。

第５図においてリレー入力I_Bについての応動も
全く同じに考えることができ、次の通りである。
なお、リレー入力I_AとI_Bとの判定はシリースに行
なわれるため、I_Bの判定タイミングはI_Aに関する
処理時間だけ遅れるが第５図においては同一とし
て記載している。そして出力v_Bに関する判定信号
S₈の値の変化はv_Aの場合と全く同様に考えること
ができる。即ち、演算部１２が判定信号S₈を読み
込み、これを判定した結果は、時刻t₁₇〜t₂₂及び
t₂₇〜t₃₀の間は「１」となり、その他は「０」と
なる。この判定結果はv_Aの場合と同様TDD処理
によつて連続化され、TDD時間、即ち、時刻t₄₀
までの限時復帰となる。

以上説明したように、リレー入力I_A，I_Bとも全
波整流と等価の方法で独立して演算処理がなされ
る。この各相毎の独立した演算処理結果は第４図
で説明したようにフラツグ処理に結びつけられて
いる。しかも第４図の演算処理では動作判定が
I_A，I_Bの順に行なわれる。

そのため、第５図の応動では、時刻t₇〜t₃₂で
は、I_Aに関する動作判定によつてフラツグが
「１」となり、時刻t₃₂においてI_Aに関する動作判
定結果が不動作になつた後は、I_Bに関する動作判
定によつてフラツグが「１」となり時刻t₇〜t₄₀ま
で連続して「１」となる。したがつて前記フラツ
グ「１」の値により、リレー出力S₁₁が出力され
る。

第６図は演算処理方法の他の実施例である。本
実施例においては限時復帰時間の記憶を１個所と
し、全リレー入力においてこれを共用するように
したものである。そしてStep F_S′の判定処理が
前記第４図々示演算処理方法と異なる点は、
Step f₁₁とStep f₁₂とがなく、Step f₁₀の判定処
理において、S₈＝１のときはStep F_S′外に処理
の実行を移すことである。同様にしてStep F₄′の
動作出力処理が第４図々示演算処理方法と異なる
点はStep f₁₆によるフラツグの判定処理とStep
f₁₈によるリレー出力のリセツト処理との間に、
Step f₁₁による限時復帰中か否かの判定処理と
Step f₁₂による限時復帰時間を短縮する処理が挿
入されたことである。

そこでStep F_S′の動作出力処理では、先ず、
Step f₁₆のフラツグの判定処理を実行する。この
判定においてフラツグが「１」のときは、リレー
入力のいずれかが動作したことになり、次に
Step f₁₇に移つてリレー出力S₁₁の出力処理を実
行する。一方、Step f₁₆においてフラツグが
「０」のときはリレー入力のいずれも動作しない
ことを意味するため、Step f₁₁による限時復帰中
か否かの処理を実行する。しかし、リレー入力の
いずれかが動作すると、Step f₈により限時復帰
時間がセツトされるので、この限時復帰の記憶値
を判定することにより、リレー入力のいずれかが
動作した後、一定時間経過したか否かを判定でき
る。そのため、この記憶値が「０」のときは、全
リレー入力とも不動作と判定し、Step f₁₈により
リレー出力のリセツト処理を実行する。一方、
「０」でないときは、全リレー入力のうちいずれ
かが動作した後一定時間が経過していないので限
時復帰中と判定し、次にStep f₁₂により限時復帰
時間を短縮する処理を実行し、更にStep f₁₇によ
る前記リレー出力処理を実行する。なお、この演
算処理での限時復帰時間は３相入力を全波整流し
たものを処理することと等価であるため、６波の
正波処理と等価となり、電気角60゜以上に相当す
る時間とすればよい。

第７図は演算処理方法の他の実施例である。本
実施例においては各判定サイクルの始めにStep
f₁₉をもうけてタイマーによるリセツト処理を実
行する。そしてこの処理は通常のマイクロコンピ
ユータが内蔵するタイマーを用い、その値を零に
セツトしてからスタートする。前記リセツト処理
がなされて後に前記同様Step f₁による整定値の
読み込みが実行される。Step f₂₀におけるタイマ
ー判定処理はStep f₁₇とStep f₁₈の後に実行され
る。このStep f₂₀のタイマー判定処理により一定
時間経過したか否かを判定し、もし一定時間経過
していなければ、前記一定時間経過するまで
Step f₂₀を繰り返し、その後Step f₁₉に戻る。他
の処理は第４図に説明した通りである。本実施例
の演算方法を用いれば、判定サイクルの繰り返し
時間を常に一定にすることが可能であり、動作時
間、復帰時間及び限時復帰時間を管理する上で有
効となる。

第８図は演算処理方法の更に他の実施例であ
る。本実施例においてはStep f₇の判定処理に際
し、S₈＝１のとき、及びStep f₁₀の判定処理に際
しS₈＝０のとき、即ち、リレー入力≧基準量であ
る場合に、連続判定回数（例えば２回）になつて
初めて、リレー入力≧基準量と判定し、次の
Step f₈による限時復帰時間セツトを実行する。
そして連続判定回数が所定回数に達しないとき
は、リレー入力＜基準量とみなしてStep f₁₁によ
り限時復帰時間処理を実行する。以上の処理を行
なうことにより、ノイズによる誤不動作対策が得
られる。

第９図は本発明による保護継電器の他の実施例
構成図である。図中の符号は第３図に対応してお
り、異なる点は基準量発生回路のみである。第９
図において、＋極の電源＋Vccと0Vとの間の電圧
は直列に接続された抵抗R₁，R₂，……R_Mによつ
て分圧され、夫々の分圧値P⁺ ₁、P⁺ ₂……P⁺ _M-1はマ
ルチプレクサ回路１１′に入力される。この分圧
値P⁺ ₁、P⁺ ₂……P⁺ _M-1は整定回路に整定可能な値の
全てに対応できるよう構成される。同様に、−極
の情報−Vccと0Vとの間の電圧は直列に接続さ
れた抵抗R₁，R₂……R_Mによつて分圧され、夫々
の分圧値P^- ₁、P^- ₂……P^- _M-1はMPX１１′に入力さ
れる。そしてこの分圧値P^- ₁、P^- ₂……P^- _M-1は前記
分圧値P⁺ ₁、P⁺ ₂……P⁺ _M-1の夫々と大きさが等しく、
かつ極性は反対の値である。そこでMPX１１′は
演算部１２から出力されるデジタルコードS₉′に
より、前記分圧値P⁺ ₁、P⁺ ₂……P⁺ _M-1、P^- ₁、P^- ₂……
P^- _M-1のうちから１つを選択して基準量S₇を出力
する。又、演算部１２は前記整定値S₁₀を読み込
み、この整定値S₁₀に対応した前記基準量S₇を出
力するようデジタルコードS₉′を出力する。この
正、負の基準量は前記演算処理方法における
Step f₅及びStep f₉に対応し、しかもこれらは選
択操作によつて実施される。

第１０図は本発明による保護継電器の更に他の
実施例構成図である。図中の符号は第９図に対応
しており、異なる点は基準量としての各分圧値を
切換操作してMPX１１′に入力することである。
即ち、１６はスイツチであつて複数の入力のうち
から１つを選択して出力する切換構造を２組有
し、これらは互に連動する。スイツチ１６の第１
の入力側には分圧値P⁺ ₁……P⁺ _M-1が入力し、第２
の入力側には分圧値P^- ₁……P^- _M-1が入力して、ス
イツチを操作することにより、スイツチ出力S⁺
とS^-には夫々絶対値が等しく極性の異なる電圧
値が得られ、この出力はMPX１１′へ入力され
る。このMPX１１′は演算部１２から出力される
整定切換信号S₉′を入力し、この信号S₉′により前
記出力Ｓ＋とＳ−のうちの一方を基準量S₇として
出力する。なお第９図における整定回路は本実施
例ではもうけていない。

以上第１０図の実施例では整定値の設定がスイ
ツチ１６を切換えることで行なわれる。したがつ
て演算部１２における演算処理では整定値を読み
込む処理が不要であり、第４図における演算処理
を例にとれば、次のように変更することが可能で
ある。即ち、Step f₁の整定値の読み込み処理及
びStep f₂の整定値の変換は不要であり、Step f₅
の正の基準量出力の代りにMPX１１′から出力Ｓ
＋を出力するように整定切換信号S₉′の出力処理
を行ない、又、Step f₉の代りにMPX１１′から
出力Ｓ−を出力するように整定切換信号S₉′の出
力処理を行なう。なお本実施例では整定値を読み
込まないので整定値の値を監視することは不可能
となるが、反対に演算処理が少なくてすみ、かつ
回路構成も簡単化できる利点を有する。

上記説明になる各回路構成においては基準量と
して正及び負の値を用いた演算部処理によつて動
作時間を速める方法をとつているが、リレー入力
の入口回路に全波整流回路を用いることにより、
基準量として片側の極性の基準量のみで判定して
もよい。その場合には第４図の演算方法におい
て、Step f₇〜Step f₁₀が共に不要となつて、演
算処理内容が更に減少することとなり、更に処理
能力の低いマイクロコンピユータを用いることが
できる利点を有する。又、全波整流回路を第３図
におけるMPX１１と比較回路１３との間に挿入
しても、選択信号S₅の出力後、判定信号S₈を入力
するまでの応答に遅れ時間が影響することとなる
が、反対に回路数が減少する効果がある。

上記各実施例では３相電流のみを入力とした３
相形継電器について説明したが、前記構成に限定
されるものではなく、例えば２回線分の電流６相
分を入力し、３相過電流継電器を２台分内蔵する
ことも可能である。又、３相形継電器と単一量継
電器の組合せ、例えば３相形過電流継電器と地絡
過電圧継電器の組合せも可能であることは勿論で
ある。この場合、単一量継電器の演算処理は本発
明の３相形継電器の演算処理方法の一部を用いれ
ばよい。

なお継電器要素が複数の場合は必要に応じて整
定回路に複数のスイツチを用いればよいことも勿
論である。

以上説明した如く、本発明によれば複数の交流
入力電流を順次選択し、正負の各極性を有する基
準量に対して時間関係をもつて比較し、その結果
を共通の記憶回路に記憶することにより、一連の
動作を演算処理するよう構成したので、回路規模
を大きくすることなく動作時間及び復帰時間を速
くすることが可能であると同時に、各３相形継電
器の回路の標準化が可能となる。更に同一回路構
成において３相形継電器を２組以上内蔵すること
も、単一量継電器を付加することも可能な保護継
電器を提供することができる。

【図面の簡単な説明】

第１図は従来の３相形過電流継電器の構成図、
第２図はデジタル形継電器の構成図、第３図は本
発明による保護継電器の一実施例回路構成図、第
４図は演算処理方法の一実施例、第５図は応動説
明図、第６図は３相形過電流継電器に対する他の
演算処理方法の一実施例、第７図は他の演算処理
方法の一実施例、第８図は更に他の演算処理方法
の一実施例、第９図は本発明による保護継電器の
他の実施例回路構成図、第１０図は更に他の実施
例回路構成図である。 TR₁，TR₂，TR₃……入力変成器、MPX……
マルチプレクサ回路、COM……比較回路、CPU
……演算部。

Claims

【特許請求の範囲】１系統からの複数の入力電気量を導入し、前記
入力電気量が基準量より大なることを検出して動
作する保護継電器において、前記複数の入力電気
量のうちから３相系統電流を順次選択して出力す
る選択回路と、基準量を出力する基準量出力回路
と、前記選択回路からの選択出力と前記基準量出
力回路からの基準量とを夫々入力し大小関係比較
を行なう比較回路と、前記基準量出力回路に対し
て整定値を設定する整定回路と、整定値を読込み
該整定値と絶対値が同じで符号の異なる正、負の
値に対応する基準量のコードに変換処理する手段
と、各リレー入力を順次選択して入力処理する手
段と、前記正、負の各整定値に対応した基準量を
出力し前記各リレー入力の正、負のサイクルと
夫々比較して大小関係を判定する各手段と、前記
各大小判定処理において各整定値に対応する基準
量よりもリレー入力が大であるときリレー動作と
して限時復帰時間をセツトする第１の手段と、前
記正、負の各サイクルの判定結果がいずれも整定
値に対応する基準量よりも小で、かつ限時復帰中
であるときリレー動作として限時復帰時間を短縮
する処理を行なう第２の手段と、前記第１、第２
の各手段の処理が３相リレー入力の内の少なくと
も一つについてなされたときリレー動作と判定す
る手段とを備えたことを特徴とする保護継電器。２系統からの複数の入力電気量を導入し、前記
入力電気量が基準量より大なることを検出して動
作する保護継電器において、前記複数の入力電気
量のうちから３相系統電流を順次選択して出力す
る第１の選択回路と、基準量をデジタル的に整定
し順次選択して出力する第２の選択回路と、前記
第１の選択回路からの選択出力と前記第２の選択
回路からの基準量とを入力し大小関係比較を行な
う比較回路と、前記第２の選択回路に対して整定
値を設定する整定回路と、整定値を読込み該整定
値と絶対値が同じで符号の異なる正、負の値に対
応するコードを第２の選択手段に出力する手段
と、各リレー入力を順次選択して第１の選択回路
から入力処理する手段と、前記コードに対応した
正、負の各整定値を出力し前記各リレー入力の
正、負の各サイクルと比較して大小関係を判定す
る各手段と、前記各大小判定処理において各整定
値よりもリレー入力が大であるときリレー動作と
して限時復帰時間をセツトする第１の手段と、前
記判定結果がいずれも整定値より小で、かつ限時
復帰中であるときリレー動作として限時復帰時間
を短縮する処理を行なう第２の手段と、前記第
１、第２の各手段の処理が３相リレー入力の内の
少なくとも一つについてなされたときリレー動作
と判定する手段とを備えたことを特徴とする保護
継電器。３限時復帰手段は３相各相の動作判定毎に設け
たことを特徴とする特許請求の範囲第１項記載の
保護継電器。４各入力電流に対して繰り返し判定を一定時間
とする手段を備えたことを特徴とする特許請求の
範囲第１項記載の保護継電器。５各入力電流に対する動作判定は、複数回の照
合結果をもとに行なうことを特徴とする特許請求
の範囲第１項記載の保護継電器。６限時復帰手段は３相各相の動作判定毎に設け
たことを特徴とする特許請求の範囲第２項記載の
保護継電器。７各入力電流に対して繰り返し判定を一定時間
とする手段を備えたことを特徴とする特許請求の
範囲第２項記載の保護継電器。８各入力電流に対する動作判定は、複数回の照
合結果をもとに行なうことを特徴とする特許請求
の範囲第２項記載の保護継電器。９第２の選択回路の入力手段に極性に応じたス
イツチを夫々設け、各スイツチを連動して動作す
ることによりデジタル変換された整定値を導入
し、かつ比較回路に対して基準量として出力する
ことを特徴とする特許請求の範囲第２項記載の保
護継電器。