JPH02161802A - Amplifier circuit with muting function - Google Patents
Amplifier circuit with muting functionInfo
- Publication number
- JPH02161802A JPH02161802A JP63316965A JP31696588A JPH02161802A JP H02161802 A JPH02161802 A JP H02161802A JP 63316965 A JP63316965 A JP 63316965A JP 31696588 A JP31696588 A JP 31696588A JP H02161802 A JPH02161802 A JP H02161802A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- muting
- mute
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims description 3
- 229920006395 saturated elastomer Polymers 0.000 abstract description 3
- 238000009738 saturating Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明各ま増幅回路に関し、特に、ミコーティング回路
を媚えた増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to an amplifier circuit, and particularly to an amplifier circuit that is similar to a micoating circuit.
（従来の技術）
従来のミューティング回路を備えた増幅回路は、第２図
に二本ηように、トランジスタＱ６、Ｑｌのエミッタ端
子間に抵抗Ｒ２の接続された差動形式の増幅回路であり
、これＩうトランジスタの」レク夕端子には、トランジ
スタＱ４．Ｑ５より成るいわゆる能動負荷が接続されて
おり、この差動増幅回路の出力は、トランジスタＱ３を
介して、トランジスタＱ１、Ｑ２、ダイオードＤ１．Ｄ
２、定電流源１１より構成される出力回路を駆動する。(Prior Art) A conventional amplifier circuit equipped with a muting circuit is a differential type amplifier circuit in which a resistor R2 is connected between the emitter terminals of transistors Q6 and Ql, as shown in FIG. , and the receiver terminal of the transistor Q4. A so-called active load consisting of Q5 is connected, and the output of this differential amplifier circuit is transmitted via transistor Q3 to transistors Q1, Q2, diodes D1 . D
2. Drive the output circuit composed of the constant current source 11.
トランジスタＱ３のエミッタ端子には、トランジスタＱ
４のコレクタ電位を決定するために抵抗ｌく９が接続さ
れている。また、出力端子とトランジスタＱ６のエミッ
タ端子間に接続された抵抗Ｒ１と、トランジスタＱ６．
Ｑ７のエミッタ端子間の抵抗Ｒ２とトランジスタＱ７の
エミッタ端子とトランジスタＱ１６のエミッタ端子間に
接続された抵抗Ｒ３により増幅回路のゲインを決定して
おり、抵抗Ｒ１０、Ｉ１１、ダイオードＤ３．Ｄ４、ト
ランジスタＱ１６により出り端子の電位を決定している
。トランジスタＱ６のベース端子には、トランジスタＱ
８．ＱＩＯ１抵抗Ｒ４、Ｉ６、定電流ｉｔ！１２により
成るバイアス回路が接続され、トランジスタＱ７のベー
ス端子には、トランジスタＱ９．Ｑｌ１、抵抗Ｒ５、Ｉ
７、Ｉ８、定電流源Ｉ３より成る入力回路が接続され、
入力信号は抵抗Ｒ８の一端に設けられた入力端子２より
入力され、トランジスタＱ１１．Ｑ９を介してトランジ
スタＱ７のベース端子に伝えられる。ここで、図のよう
に接続されたトランジスタＱ１２はミューティング用の
トランジスタであり、ベース端子にミュート信号が入力
され、これにより導通／不導通がυ制御される。このよ
うな構成により定常時はトランジスタＱ１２はオフ状態
であり、入力端子に印加された信号は出方側へ増幅され
伝達されている。一方、ミュート制御端子３にミュート
制御信号が入力されると、トランジスタＱ１２がオン状
態となり、入力端子２に入力された信号が減衰させられ
、出力端子より信号が出力されなくなりミューティング
状態となる。A transistor Q is connected to the emitter terminal of the transistor Q3.
A resistor 9 is connected to determine the collector potential of 4. Further, a resistor R1 connected between the output terminal and the emitter terminal of the transistor Q6, and a resistor R1 connected between the output terminal and the emitter terminal of the transistor Q6.
The gain of the amplifier circuit is determined by the resistor R2 between the emitter terminals of transistor Q7 and the resistor R3 connected between the emitter terminals of transistor Q7 and the emitter terminals of transistor Q16, and resistors R10, I11, diodes D3 . The potential of the output terminal is determined by D4 and transistor Q16. A transistor Q is connected to the base terminal of the transistor Q6.
8. QIO1 resistor R4, I6, constant current it! A bias circuit consisting of transistors Q9.12 is connected to the base terminal of transistor Q7. Ql1, resistance R5, I
7, an input circuit consisting of I8 and constant current source I3 is connected,
An input signal is input from input terminal 2 provided at one end of resistor R8, and transistors Q11. It is transmitted to the base terminal of transistor Q7 via Q9. Here, the transistor Q12 connected as shown in the figure is a muting transistor, and a mute signal is input to its base terminal, thereby controlling conduction/non-conduction. With this configuration, the transistor Q12 is in an off state during normal operation, and the signal applied to the input terminal is amplified and transmitted to the output side. On the other hand, when a mute control signal is input to the mute control terminal 3, the transistor Q12 is turned on, the signal input to the input terminal 2 is attenuated, and no signal is output from the output terminal, resulting in a muting state.
（発明が解決しようとする３１題）
上述した従来のミューティング回路を備えた増幅回路で
は、ミューティング時の減衰量が、抵抗Ｒ８と、トラン
ジスタＱ１２のオン時の飽和抵抗で決定され、所望の減
衰量を得るためには、抵抗Ｒ８を大きくするか、トラン
ジスタＱ１２のオン時の飽和抵抗を小さくすることが必
要である。しかし、抵抗Ｒ８を大きくすると増幅回路の
雑音特性を悪化させるため、あまり大きくできす、実際
は、トランジスタＱ１２のオン時の飽和抵抗を小さくす
ることにより対処しているが、集積回路化した場合に、
このトランジスタＱ１２の素子面積がかなり大きくなり
、レイアウト上問題が生じるという欠点がある。(31 Problems to be Solved by the Invention) In the amplifier circuit equipped with the conventional muting circuit described above, the amount of attenuation during muting is determined by the resistor R8 and the saturation resistance when the transistor Q12 is turned on, and the attenuation amount is determined by the desired value. In order to obtain the amount of attenuation, it is necessary to increase the resistance R8 or to decrease the saturation resistance when the transistor Q12 is turned on. However, increasing the resistor R8 deteriorates the noise characteristics of the amplifier circuit, so it cannot be increased too much.Actually, this is countered by reducing the saturation resistance when the transistor Q12 is turned on, but when integrated into an integrated circuit,
This transistor Q12 has a disadvantage in that the element area becomes considerably large, causing problems in terms of layout.
本発明のミュート機能付増幅回路は、
差動対をなすトランジスタと、
該差動対をなすトランジスタの負荷となる負荷回路と、
該負荷回路の一端から得られる信号を出力するための出
力回路と、
前記差動対をなすトランジスタの少なくとも一方のトラ
ンジスタのベースに接続され、入力信号を該トランジス
タのベースへ伝達する入力回路と、ミュート制御端子と
、
前記入力回路の一部に一端が接続され、前記ミュート制
ｉＩｌ端子に入ノ」されるミュート制御信号により制御
され、これにより前記入力信号の前記一方のトランジス
タのベースへの伝達を阻止してミュート動作を行なう第
１のミュート回路と、一端が前記一方のトランジスタの
ベースに接続されており、前記ミュート制御信号により
前記第１のミュート回路がミュート動作状態にあるとき
、前記一方のトランジスタのベース電位を定常状態より
低い電圧とし、前記入力回路を飽和させ、これにより入
力信号の伝達を阻止する第２のミュート回路とを有して
いる。The amplifier circuit with a mute function of the present invention includes transistors forming a differential pair, a load circuit serving as a load for the transistors forming the differential pair, and an output circuit for outputting a signal obtained from one end of the load circuit. , an input circuit connected to the base of at least one of the transistors forming the differential pair and transmitting an input signal to the base of the transistor; a mute control terminal; one end connected to a part of the input circuit; a first mute circuit that is controlled by a mute control signal inputted to the mute control terminal and thereby performs a mute operation by blocking transmission of the input signal to the base of the one transistor; is connected to the base of the one transistor, and when the first mute circuit is in a mute operation state by the mute control signal, the base potential of the one transistor is set to a voltage lower than that in a steady state, and the input circuit is connected to the base of the one transistor. a second mute circuit for saturating the input signal, thereby blocking transmission of the input signal.
〔作用）
ミュート用トランジスタによるミュート動作に加えて、
新たに付加した第２のミュート回路により入力回路を構
成するトランジスタが飽和状態となってミュートがかけ
られるため、ミュート用トランジスタのオン抵抗が従来
どおりであっても、確実なミュート動作が行なわれる。[Function] In addition to the mute operation by the mute transistor,
Since the newly added second mute circuit saturates the transistors forming the input circuit and mutes the input circuit, a reliable mute operation can be performed even if the on-resistance of the mute transistor remains the same as before.
次ｌＣ１本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図１よ本発明のミー１−−１・機能付差動増幅回路
の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the Mi1--1 functional differential amplifier circuit of the present invention.
本実施例が第２図の従来例と胃なるところは、トランジ
スタＱ６．Ｑ７のそれぞれのベース端子にｉ−ランジス
タＱ１３．Ｑ１４のエミッタ端子がそれぞれ接続され、
ｌ−ランジスタＱ１３．Ｑ１４のそれぞれの一：目ノク
タ端子は接地され、それぞれのベース端子にはトランジ
スタＱ１５の］レクタ端Ｉが接続され、トランジスタＱ
１５の■ミッタ端子番ま接地され、ベース端子はミ】−
１・１１１１１％２子に接続されていることである。The difference between this embodiment and the conventional example shown in FIG. 2 is that the transistor Q6. Q7 has an i-transistor Q13. The emitter terminals of Q14 are connected respectively,
l-transistor Q13. The respective first node terminals of Q14 are grounded, the respective base terminals are connected to the collector terminals I of transistors Q15, and
15 ■Mitter terminal number is grounded, and the base terminal is grounded.
1.11111% 2 It is connected to the child.
ミー１−１・解除状Ｒ（定常状態）で番、ｉ、差動対を
な！Ｊ−トランジスタＱ７のベースは、はぼｖＢ［Ｑ１
１十Ｖ （Ｖ 、 Ｖ８．。９Ｇｔ−ｉ：れ
ソｉｔ、トランＢＥＱ９ ＢＥＱＩＩ
ジスタＱ’１ｍ、Ｑ９の順り向電圧）にバイアスされて
いる。ミ］７・−トＩＩＩ計端−ｆ３にミ１−ト制御信
号が入力されると、ミューＩ−用トランジスタＱ１２が
オンすると同時にエミッタ接地トランジスタＱ１５もＡ
−ンし、続いでＰ Ｎ ｆ−’ ｉ・ランジスタＱ１３
、Ｑｌ４がオンして定電流１２．１３を完全にバイパス
する。これにより、ＰＮＰトランジスタＱ１３．Ｑｌ４
は飽和し、差動対をなり“トランジスタＱ６．Ｑ７のベ
ースは、各トランジスタの飽和時のエミッタ・］レクタ
闇電圧となり定常時に比べ低下する。このため、トラン
ジスタＱ８、Ｑ１０、抵抗Ｒ４、Ｉ６、トランジスタＱ
９．Ｑｌ１、抵抗Ｒ５、Ｉ７、Ｉ８Ｊ：り成る入力回路
は動作不能どなり、入力端子２に入力された入力信号は
トランジスタＱ７のベース端子に伝達されず、出力端子
１より出力信号が出力されなくなり、ミューティングが
かけられる。Me 1-1. In the release state R (steady state), number, i, differential pair! The base of the J-transistor Q7 is approximately vB[Q1
It is biased at 10 V (V, V8..9Gt-i: forward voltage of transistors Q'1m and Q9). When the Mi1 control signal is input to the Mi]7.-G III terminal f3, the Mu I transistor Q12 is turned on and at the same time, the emitter-grounded transistor Q15 is also turned on.
- then P N f-' i transistor Q13.
, Ql4 is turned on, completely bypassing the constant current 12.13. This causes PNP transistor Q13. Ql4
is saturated and forms a differential pair.The base of transistor Q6.Q7 becomes the emitter/rector dark voltage when each transistor is saturated, which is lower than in the steady state.For this reason, transistors Q8, Q10, resistors R4, I6, transistor Q
9. The input circuit consisting of Ql1, resistors R5, I7, and I8J becomes inoperable, and the input signal input to input terminal 2 is not transmitted to the base terminal of transistor Q7, and the output signal is no longer output from output terminal 1. Ting is applied.
（発明の効巣）
以上説明したように本発明は、従来例のミ１−ティング
に、さらに、入力回路を飽和させることによるミ１−テ
ィングを追加することにより、ミュート・用トランジス
タの素子面積を増加させてイン抵抗を小さくすることな
（）に、確実なミコーティングを行えるという効巣があ
る。(Effects of the Invention) As explained above, the present invention adds the muting by saturating the input circuit to the conventional muting, thereby reducing the element area of the muting transistor. Increasing the in-resistance () has the advantage of ensuring reliable mi-coating.
第１図は、本発明のミュート機能付増幅回路の一実施例
の回路図、第２図は従来例の回路図である。
Ｑ１、Ｑ’２．Ｑ３．Ｑ４．Ｑ５．Ｑ６．Ｑ７、Ｑ８．
Ｑ９．ＱＩＯ，Ｑｌ１、Ｑ１２．Ｑｌ３゜Ｑｌ４．Ｑｌ
５．Ｑｌ６・・・トランジスタ、ＤＩ、Ｄ２．Ｄ３．Ｄ
４・・・ダイオード、Ｒ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、
Ｉ６、Ｉ７゜Ｒ８、Ｉ９、Ｉ１０、Ｉ１１・・・抵抗、
１１、Ｉ２．Ｉ３・・・定電流源、
１・・・出力端子、
２・・・入力端子、
３・・・ミュートυ１郊喘子、
４・・・電源端子。
特許出願人 ［］１本電気株式会社
代 理 人 弁理士 内 原 音FIG. 1 is a circuit diagram of an embodiment of an amplifier circuit with a mute function according to the present invention, and FIG. 2 is a circuit diagram of a conventional example. Q1, Q'2. Q3. Q4. Q5. Q6. Q7, Q8.
Q9. QIO, Ql1, Q12. Ql3゜Ql4. Ql
5. Ql6...Transistor, DI, D2. D3. D
4...Diode, R1, I2, I3, I4, I5,
I6, I7°R8, I9, I10, I11...Resistance,
11, I2. I3... Constant current source, 1... Output terminal, 2... Input terminal, 3... Mute υ1 sensor, 4... Power supply terminal. Patent Applicant [ ] Ippon Denki Co., Ltd. Agent Patent Attorney Oto Uchihara
Claims (1)
動対をなすトランジスタの負荷となる負荷回路（Ｑ４、
Ｑ５）と、 該負荷回路の一端から得られる信号を出力するための出
力回路（Ｑ１、Ｑ２、Ｉ１、Ｄ１、Ｄ２、Ｑ３）と、 前記差動対をなすトランジスタ（Ｑ６、Ｑ７）の少なく
とも一方のトランジスタ（Ｑ７）のベースに接続され、
入力信号を該トランジスタ（Ｑ７）のベースへ伝達する
入力回路（Ｑ９、Ｑ１１、Ｒ８、Ｒ７、Ｒ５、Ｉ３）と
、 ミュート制御端子（３）と、 前記入力回路の一部に一端が接続され、前記ミュート制
御端子に入力されるミユート制御信号により制御され、
これにより前記入力信号の前記一方のトランジスタ（Ｑ
７）のベースへの伝達を阻止してミュート動作を行なう
第１のミユート回路（Ｑ１２）と、 一端が前記一方のトランジスタ（Ｑ７）のベースに接続
されており、前記ミユート制御信号により前記第１のミ
ュート回路がミュート動作状態にあるとき、前記一方の
トランジスタ（Ｑ７）のベース電位を定常状態より低い
電圧とし、前記入力回路（Ｑ９、Ｑ１１、Ｒ８、Ｒ７、
Ｒ５）を飽和させ、これにより入力信号の伝達を阻止す
る第２のミユート回路（Ｑ１３、Ｑ１４、Ｑ１５）とを
有するミュート機能付増幅回路。[Claims] 1. Transistors (Q6, Q7) forming a differential pair, and load circuits (Q4, Q7) serving as loads for the transistors forming the differential pair.
Q5), an output circuit (Q1, Q2, I1, D1, D2, Q3) for outputting a signal obtained from one end of the load circuit, and at least one of the transistors (Q6, Q7) forming the differential pair. connected to the base of the transistor (Q7),
an input circuit (Q9, Q11, R8, R7, R5, I3) that transmits an input signal to the base of the transistor (Q7); a mute control terminal (3); one end connected to a part of the input circuit; controlled by a mute control signal input to the mute control terminal,
As a result, the one transistor (Q
a first mute circuit (Q12) that performs a mute operation by blocking transmission to the base of the first mute circuit (Q12); one end of which is connected to the base of the one transistor (Q7); When the mute circuit is in the mute operation state, the base potential of the one transistor (Q7) is set to a voltage lower than that in the steady state, and the input circuit (Q9, Q11, R8, R7,
an amplifier circuit with a mute function, which has a second mute circuit (Q13, Q14, Q15) that saturates R5) and thereby blocks transmission of an input signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316965A JP2656589B2 (en) | 1988-12-14 | 1988-12-14 | Amplifier with Mute function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316965A JP2656589B2 (en) | 1988-12-14 | 1988-12-14 | Amplifier with Mute function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02161802A true JPH02161802A (en) | 1990-06-21 |
| JP2656589B2 JP2656589B2 (en) | 1997-09-24 |
Family
ID=18082910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316965A Expired - Lifetime JP2656589B2 (en) | 1988-12-14 | 1988-12-14 | Amplifier with Mute function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656589B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204754A (en) * | 1992-10-01 | 1994-07-22 | Delco Electron Corp | Amplifier |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130411A (en) * | 1982-01-28 | 1983-08-03 | Trio Kenwood Corp | Driving circuit for magnetic recording head |
| JPS6137637U (en) * | 1984-08-13 | 1986-03-08 | 日立電子株式会社 | Mute circuit |
| JPS61195026A (en) * | 1985-02-25 | 1986-08-29 | Matsushita Electric Ind Co Ltd | Mute circuit |
| JPS6382008A (en) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | amplifier circuit |
| JPS63174713U (en) * | 1986-10-07 | 1988-11-14 |
-
1988
- 1988-12-14 JP JP63316965A patent/JP2656589B2/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130411A (en) * | 1982-01-28 | 1983-08-03 | Trio Kenwood Corp | Driving circuit for magnetic recording head |
| JPS6137637U (en) * | 1984-08-13 | 1986-03-08 | 日立電子株式会社 | Mute circuit |
| JPS61195026A (en) * | 1985-02-25 | 1986-08-29 | Matsushita Electric Ind Co Ltd | Mute circuit |
| JPS6382008A (en) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | amplifier circuit |
| JPS63174713U (en) * | 1986-10-07 | 1988-11-14 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204754A (en) * | 1992-10-01 | 1994-07-22 | Delco Electron Corp | Amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2656589B2 (en) | 1997-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2324109A1 (en) | Wide-dynamic-range variable-gain amplifier | |
| US4256980A (en) | Electronic switchover circuit | |
| JP3004301B2 (en) | Control device for hands-free alternate operation telephone | |
| JPS5844803A (en) | 11/2 pole audio power amplifier | |
| JPH02161802A (en) | Amplifier circuit with muting function | |
| KR100191109B1 (en) | Servo circuit | |
| JP3219346B2 (en) | Automatic gain control amplifier | |
| US5376900A (en) | Push-pull output stage for amplifier in integrated circuit form | |
| US5119041A (en) | High gain differential current amplifier having a low output voltage | |
| KR910000688B1 (en) | Attenuator control circuit | |
| US4588961A (en) | Amplifier with extended output drive capability | |
| JP4766732B2 (en) | Audio amplifier bias circuit | |
| JP3317240B2 (en) | Gain control amplifier | |
| JPS622801Y2 (en) | ||
| JPH0328843B2 (en) | ||
| JPS5837136Y2 (en) | amplifier | |
| JPS6326106A (en) | Amplifier circuit | |
| JP2875364B2 (en) | Gain control circuit | |
| JPS62230105A (en) | power amplifier circuit | |
| JPH0628824Y2 (en) | Electronic attenuator circuit | |
| JPS6150403B2 (en) | ||
| JPH021449B2 (en) | ||
| JPS5834613A (en) | Variable electronic impedance device | |
| JPH053419A (en) | Attenuation circuit | |
| JPH06125227A (en) | Audio equipment containing battery and audio signal amplifier circuit |