JPH021618A - 再構成可能なドライブを具備する改良型ｐｌａ - Google Patents

再構成可能なドライブを具備する改良型ｐｌａ

Info

Publication number
JPH021618A
JPH021618A JP63239077A JP23907788A JPH021618A JP H021618 A JPH021618 A JP H021618A JP 63239077 A JP63239077 A JP 63239077A JP 23907788 A JP23907788 A JP 23907788A JP H021618 A JPH021618 A JP H021618A
Authority
JP
Japan
Prior art keywords
transistor
output terminal
terminal
pull
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63239077A
Other languages
English (en)
Inventor
Robert J Bosnyak
ロバート　ジェイ．ボスニアック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of JPH021618A publication Critical patent/JPH021618A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)
  • Stereo-Broadcasting Methods (AREA)
  • Lighting Device Outwards From Vehicle And Optical Signal (AREA)
  • Circuits Of Receivers In General (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Vending Machines For Individual Products (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １４分立 本発明は、プログラマブルロジックアレイ（ＰＬＡ）　
ドライバに関するものであって、更に詳細には装置が通
常の動作モードにある間に行ラインへ第１ドライブ能力
を与え、且つプログラミング即ち書込期間中に行ライン
へ第２ドライブ能力を与え、又通常及びプログラミング
の両方のモードに対して最適な低電圧出力（■○Ｌ）レ
ベルを与えるプログラマブルロジックアレイドヂイバ！
？関するものである。
従Ｕ胤 プログラマブルロジックアレイ（ＰＬＡ）は従来公知で
ある。それはプログラム可能な要素からなるアレイを有
しており、該プログラム可能な要素は、例えば、タング
ステンチタン、ニクロム、又はポリシリコンからなるヒ
ユーズ、又はプログラム用電流を印加させた場合に短絡
させることの可能なトランジスタ装置を有することが可
能である。この様なアレイとしたプログラム可能な要素
は行及び列のパターンに配列されており、ユーザによっ
てプログラム即ち書込が行なわれて、入力信号に応答し
て所望の出力信号を供給する為の特定のパターンを与え
るべくプログラムされる。
この様なプログラマブルロジックアレイ装置は、行ライ
ンをドライブする為の多数のＰＬＡドライバを有してい
る。これらのドライバは２つの機能を達成するものでな
ければならない。第１に、通常の動作条件の期間中、関
連する入力信号の状態に依存して、行ラインへ論理１又
は論理Ｏの信号を供給せねばならない。センスアンプが
ビットラインに接続されており１行ライン及びビットラ
インの交差点に位置されたプログラム可能な要素がプロ
グラムされたか又はプログラムされていないかを決定す
る。
第２に、プログラミングの期間中、ＰＬＡドライバは１
選択したプログラム可能要素をプログラムさせる為に行
ラインへ十分な電流を供給するものでなければならない
。重要なことであるが、行ラインへＰＬＡドライバによ
って供給されることを必要とする電流の量は、プログラ
ミング期間中に行ラインへ供給されることを必要とする
電流（典型的に６０−ｍＡ）と比較して、通常動作期間
中においては著しく低い（典型的に２０　３０ｍＡ）も
のである。
第１図に示した如く、行ドライバの簡単な形態は標準の
ＴＴＬトーテムポール出力ステージであり、それは、プ
ログラミングモード期間中はかなりの量のパワーを必要
とするが、プログラミング期間中及び通常動作期間中に
１行ラインＲ１へ適宜の電流を供給する様にさせること
が可能である。
然し乍ら、このむしろ簡単なＰＬＡドライバ構成は本質
的な欠点を持っている。例えば、このタイプのＰＬＡド
ライバは、プログラミングモードにおいて大量の電流を
シンクせねばならないので。
それは、装置のプログラミングモード及び通常動作モー
ドの両方において約６０ｍＡをシンクする。
更に、このタイプのＰＬＡドライバは、その部品が大型
でなければならず従って比較的大きな容量を持っている
ので、装置の通常動作モード期間中に本質的に動作が遅
い。
別の従来技術のＰＬＡ行ドライバ２を第２図に示しであ
る。このＰＬＡドライバは、ＴＴＬトーテムポール出力
回路及びトランジスタ２２のベースと出力端子２３との
間に接続したショットキダイオード２１又は同様の装置
を有している。行ラインＲＷＩへ接続された端子２３上
の出力信号がプルダウントランジスタ２４の導通に起因
して低状態となると、ダイオード２１は順方向バイアス
となり、その際にトランジスタ２２のベースに印加され
る信号を減少させ、それはプルダウン１−ランジスタ２
４へ与えることの可能なドライブを減少させる。このダ
イオード２１の付加によって与えられる電圧フィードバ
ックは、端子２３上の出力信号が論理Ｏレベルに到達す
るとプルダウントランジスタ２４に対するドライブを減
少させ、その際にトランジスタ２２をリニアモードで動
作状態に維持する。フェーススプリッタトランジスタ２
６は、プルダウントランジスタ２７を動作させる為に必
要とされる電圧レベルを供給する。従って、第２図の回
路は、トランジスタ２２をリニアモードで動作状態に維
持し、プルダウントランジスタ２４へのベースドライブ
を減少させ、トランジスタ２４が一層迅速にターンオフ
することを可能とさせる。
然し乍ら、第２図の回路は、ダイオード２１によって与
えられるフィードバックループを介して伝播される信号
の位相遅れに起因して端子２３上の出力信号の過渡的な
リンギングを蒙る。信号に関する過渡的リンギングは、
その電圧が変化するので、信号のレベルを決定すること
を困難とさせる。第２図の回路において、端子２３上の
論理Ｏ出力信号ＶＯＬは、Ｖｂｅ　（Ｑ２４）＋Ｖｂｅ
　（Ｑ２２）−Ｖｄ　（Ｂ２１）４．：、等しく、約１
．０乃至１゜２■である。このＶＯＬ信号は比較的高く
、それはセンスアンプにより適切に検知されねばならず
（例えば、ビットラインＢ１及びＢ２の夫々におけるレ
ベルをモニターする為に接続されたセンスアンプＳ１及
びＢ２）、論理Ｏと論理１との間の電圧の振れを減少さ
せる。更に、このＶＯＬレベルはＶｂｅに依存しており
、公知の如＜Ｖｂｅ自身温度に依存するものであるから
、この■○Ｌレベルは温度依存性である。この回路は、
　Ｖｃｃ−Ｖｂｅ（Ｑ２７）−Ｖｄ　（Ｂ２８）＆：、
略等シイ論理１電圧レベルＶＯＨを供給する。特に、低
温において、ＶＯＬとＶＯＨとの間の遷移はむしろ小さ
くなり、論理Ｏと論理１との間を適切に区別する為に各
ビットラインへもっと高感度のセンスアンプを接続させ
ることを必要とする。
従来技術のＰＬＡ行ドライバ（第３図）の別の形態にお
いて、ＴＴＬトーテムポール行ドライバ構成において２
つの別々のプルダウントランジスタＱ４及びＱ６が使用
されている。プログラミング用プルダウントランジスタ
Ｑ６は大型の装置で、それは、行ラインＲＷＩへ接続さ
れたプログラマブル要素Ｆ１及びＦ２をプログラムさせ
る為に十分な量の電流をシンクする為にプログラミング
期間中にイネーブルされる・。通常動作プルダウントラ
ンジスタＱ４はプログラミング用プルダウントランジス
タＱ６よりも一層寸法が小さく且つ通常動作期間中にイ
ネーブルされる。大型トランジスタＱ６がプログラミン
グ用に使用されているが、それはなお行ラインＲＷＩに
接続されており、したがってその容量は、通常動作期間
中に行ラインＲＷＩへ接続されたままであり、その際に
通常動作期間中に速度に悪影響を与える。然し乍ら、こ
のタイプの従来技術のＰＬＡ行ドライバを使用して、パ
ワー散逸が減少され、且つ、一方が装置の通常動作に関
連しており且つ他方がプログラミングと関連している２
つの別々のＶＯＬレベルが得られる。然し乍ら、ＰＬＡ
装置において、通常動作期間中に行ドライバによってシ
ンクされねばならない電流は、任意の与えられた時間に
おいて行ラインへ接続させることの可能な比較的多数の
プログラマブル要素に起因して、比較的高いものとなる
ことが可能である。この従来技術のアプローチは、読取
動作期間中に、高々単一のプログラマブル要素のみが行
ライントライバへ電流を導通させるプログラマブルリー
ドオンリーメモリ（ＦＲＯＭ）において使用するのに一
層適している。従って、ＦＲＯＭにおいて、通常動作期
間中に使用されるプルダウントランジスタは、極端に小
さくさせることが可能であり、その際にＰＬＡにおいて
使用する為に行ドライバを提供する為のこの技術を使用
する場合に可能であるものよりも著しく大きな著しい速
度及び面積に関する利点を提供している。この技術はＰ
ＬＡにおいて動作可能であるが、それは集積回路に付加
的な面積を付加し且つ付加的な浮遊容量を付加させるこ
ととなる。
別の従来技術のＰ　Ｌ　Ａドライバ（第４図）において
、標準のＴＴＬトーテムポールのプルダウントランジス
タはダーリントン対（Ｑ５０．Ｑ５１．）によって置換
されている。ダーリントン対は、通常動作モード及びプ
ログラミングモードの両方の期間中に、単一のトランジ
スタの組がプルダウン機能を実施することを可能とさせ
る。然し乍ら、この回路の場合、通常動作期間中に、行
ラインＲＷｌ上の論理ＯはＶｂｅ　（Ｑ　５０）　＋Ｖ
ｓａｔ　（Ｑ　５１）、即ち１．０乃至１．２ｖと等し
い。このことは、通常動作期間中の論理０信号としては
不所望に高いスレッショホールドレベルである。通常動
作期間中、この論理Ｏと関連する比較的高い電圧レベル
は、回路の電圧余裕を減少させることによって装置の動
作範囲を制限する。然し乍ら、この論理Ｏレベルは、本
装置が、隣接する行を包含する半導体タブの間に本質的
に形成される寄生ＳＣＲ装置の導通によって発生される
ラッチアップに影響を受けることをすくなくさせること
によりプログラミング期間中に利点を持っている。
別の従来技術のＰＬＡドライバを第５図に概略示しであ
るにの従来技術回路は、１つが通常動作用で他方がプロ
グラミング用である行ラインＲＷ１９動用の２つの別々
の副回路を使用する。第５図のＰＬＡドライバ１０は、
装置の通常動作期間中に行ラインＲＷＩをドライブする
為に関連する部品と共にトランジスタＱｌ、Ｑ２．Ｑ３
．Ｑ４によって形成される標準のＴＴＬトーテムポール
ドライバ回路を有している。第５図に示した如く、ヒユ
ーズ装置Ｆ１及びＦ２は、行ラインＲＷ１とビットライ
ンＢ１及びＢ２の間に夫々接続されている。従って１通
常動作期間中に、ＴＴＬトーテムポール回路は、第１図
の回路における場合と略同−の態様で、入力端子ＩＮＩ
に印加される入力信号の論理レベルに応答して行ライン
ＲＷＩへ適宜の論理レベルを供給する。プログラミング
期間中、ＰＬＡドライバ１０は２行ラインＲＷＩをドラ
イブする為にトランジスタＱ５及びＱ６によって形成さ
れるダーリントン対を使用する。ダイオードＤｌ、Ｄ２
．Ｄ３及びＶｃｃｌＣ接続された抵抗Ｒ７によって形成
されるデコード回路へ印加されるアドレス信号によって
トランジスタＱ５のベースを高に維持する場合に、ダー
リントン対Ｑ５、Ｑ５はターンオンする。
この様に、単一の標準ＴＴＬプルダウン装ｆｉｆｆＱ４
を使用して、通常動作期間中に必要に応じて行ラインＲ
ＷＩをプルダウンさせ、且つダーリントン対Ｑ５．Ｑ６
を使用してプログラミング期間中に行ラインＲＷＩをプ
ルダウンさせる。通常動作期間中に、行ラインＲＷＩ上
の論理ＯはＶｓａｔ　（Ｑ４）に等しく、プログラミン
グ期間中の行ラインＲＷＩ上の論理０はＶｓａｔ　（Ｑ
５）　＋Ｖｂｅ　（Ｑ６）と等価である。第５図の回路
の欠点は１行ラインＲＷＩをプルダウンさせるのに３個
のトランジスタ（Ｑ４．Ｑ５．Ｑ６）を必要とすること
であり、即ち通常動作期間中にはトランジスタＱ４及び
プログラミング期間中はトランジスタＱ５及びＱ６が必
要とされる。このことは、集積回路に付加的な表面積を
必要とし且つ装置に浮遊容量を付加させる。更に、トラ
ンジスタＱ４及びＱ６は両方共大型であり、付加的な表
面積を必要とし且つ行ラインＲＷＩに容量を付加し、そ
れと対応して速度を減少させる。
且−敗 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、使用する部品数を最
小とし、その際に集積回路表面積を最小とさせると共に
、コストを低下させ、浮遊容量を最小とし動作速度を向
上させた新規なＰＬＡ行ドライバ回路を提供することを
目的とする。
青−戎 本発明によれば、最小数の部品を使用する一方、装置の
通常動作期間中に第１ＶＯＬレベルを行ラインへ供給し
、且つプログラミング期間中に行ラインへ−層高い第２
ＶＯＬレベルを供給する回路が提供される。１実施形態
においては、行ドライバ回路は、入力信号を受け取る為
の行アドレス入力端子、プログラムイネーブル信号を与
える為のプログラムイネーブル手段、アレイ中の行へド
ライブ信号を与える為の出力端子、前記入力信号の第１
状態に応答して前記出力端子へプルアップ出夏レベルを
与える為のプルアップ手段、前記入力信号の第２状態に
応答して前記出力端子へ第１プルダウン電圧レベルを与
える為のプルダウン手段であって前記出力端子へ接続さ
れている第１電流担持端子とプルダウン電圧源へ接続さ
れている第２電流担持端子と制御端子とを持った第１ト
ランジスタを具備するプルダウン手段、及び前記プルダ
ウン手段を制御し前記プログラムイネーブル信号に応答
して前記プルダウン手段をして第２プルダウンレベルを
前記出力端子へ供給させるプルダウン制御手段、・を有
しており、前記プルダウン制御手段が、供給電圧へ接続
された第１電流担持端子と、前記第１トランジスタの前
記制御端子へ接続された第２電流担持端子と前記プログ
ラムイネーブル信号に応答する制御端子とを持った第２
トランジスタを有することを特徴としている。
尖凰叢 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
第６ａ図は１本発明の１実施例に基づいて構成されたＰ
ＬＡドライバ回路を概略示しており、通常動作期間中に
第１ＶＯＬレベルを及びプログラミング期間中に第２Ｖ
ＯＬレベルを供給することが可能な単一行ドライバ回路
を有している。行アドレス入力端子ＩＮＩは本装置の通
常動作期間中に入力信号を受け取り、且つトランジスタ
Ｑ２゜Ｑ３．Ｑ４は、出力端子０ＵＴ１を介して、通常
動作期間中１行ラインＲＷＩを駆動する為に典型的なＴ
ＴＬトーテムポール出力段を形成する。然し乍ら、トラ
ンジスタＱ４も、トランジスタＱ５と共に、行ラインＲ
ＷＩに接続されたヒユーズＦ１及びＦ２のプログラミン
グ期間中に電流シンクとして使用されるダーリントン対
として作用する。
プログラミング用アドレス端子Ａ１乃至Ａ３は、夫々、
デコード用ダイオードＤ１乃至Ｄ３と共に、トランジス
タＱ５のベースへプログラミング用イネーブル信号を供
給することによってプログラミング期間中にトランジス
タＱ４及びＱ５によって形成されるダーリントン対をイ
ネーブルさせるために作用する。この様に、単一の装［
Ｑ４が、本装置のプログラミング動作及び通常動作の両
方の期間中に作用し、その際に集積回路面積を節約する
と共に浮遊容量を最小とさせている。
第６ｂ図は、本発明に基づいて構成されるＰＬＡ行ドラ
イバの別の実施例を示している。第６ｂ図の回路は、前
述した第６ａ図の回路と略同−の態様で動作する。然し
乍ら、第６ｂ図に示した如く、この実施例においては、
付加的なトランジスタＱ７が設けられており、そのコレ
クタはフェーズスプリンタトランジスタＱ１のコレクタ
へ接続されている。トランジスタＱ７のベースは、プロ
グラミング期間中にトランジスタＱ７をターンオンさせ
る信号を受け取る。このことは、フェーズスプリッタト
ランジスタＱ１のコレクタを低状態ヘプルし、その際に
トランジスタＱ２及びＱ３が所望によりオフ状態を維持
することを確保する。
この実施例においても、トランジスタＱ５のコレクタは
抵抗Ｒ７を介してＶｃｃへ接続されている。
第７図は本発明の別の実施例に基づいて構成されたドラ
イバ回路を示している。通常動作条件の期間中、トラン
ジスタＱ５は、プログラムイネーブルリード１９に印加
される低信号でディスエーブルされる。この低プログラ
ムイネーブル信号は、トランジスタＱ６のベースを低状
態へプルし、ベースドライブがトランジスタＱ５へ印加
されることを防止する。通常動作条件の期間中、入力信
号が行アドレス入力端子ＩＮＩへ印加され、フェーズス
プリッタ（位相分割）トランジスタＱ１を動作させる。
トランジスタＱ２及びＱ３は、ダーリントン対プルアッ
プ手段を形成し、且つトランジスタＱ４は、出力端子０
ＵＴ１を介して行ラインＲＷＩを駆動する為のプルダウ
ン手段を形成する。
プログラミング期間中、高プログラミングイネーブル信
号は端子１９へ印加され、トランジスタＱ７をターンオ
ンさせ且つノード２０へ電流を供給する。プログラミン
グアドレス信号Ａ１乃至Ａ３は、デコード用ダイオード
Ｄ１乃至Ｄ３へ夫々印加される。信号Ａ１乃ｆｉＡ３に
よって形成されるアドレスが、行ラインＲＷＩ上のプロ
グラマブル要素をプログラムすべきことを表す場合、ダ
イオードＤ１乃至Ｄ３は導通せず、且つトランジスタＱ
７からの電流がトランジスタＱ６のベースをドライブす
る為に使用可能である。このことは、トランジスタＱ６
をターンオンさせ、トランジスタＱ５をターンオンさせ
、プルダウントランジスタＱ４ヘベースドライブを与え
る。従って１本発明によれば、Ｑ４は通常動作において
単一トランジスタプルダウン手段として作用し、且つト
ランジスタＱ５及びＱ４はプログラミング期間中にプル
ダウン手段として作用するダーリントン対を形成する。
この様に、単一トランジスタＱ４は、プログラミング及
び通常動作の両方の期間中に実際のプルダウン電流経路
として作用し、その際に半導体装置面積及び浮遊容量を
最小とさせている。更に、本発明によれば、通常動作期
間中１通常動作期間中行ラインＲＷＩへ印加される論理
０　（ＶＯＬ）電圧はプルダウントランジスタＱ４の飽
和電圧であり典型的に約０．３ＶであるＶｓａｔ　（Ｑ
　４　）と等しい。然し乍ら、プログラミング期間中、
行ラインＲＷＩへ印加される論理０レベルは、Ｖｂｅ（
Ｑ４）＋Ｖｓａｔ　（Ｑ５）即ち約１．Ｏｖ乃至１゜２
ｖである非常に望ましい結果と等しい。
第７図には副回路Ｓ１をも示しており、それは過渡的ド
ライブ手段として作用し、それは同時係属中の米国特許
出願である、発明者Ｂｏｓｎｙａｋ及び１１ｕａｒｄの
「増加した過渡的ドライブを持ったＰＬＡドライバ（Ｐ
ＬＡ　Ｄｒｉｖｅｒ　ｌ１ｌｉｔｈ　Ｉｎｃｒｅａｓｅ
ｄ　ＴｒａｎｓｉｅｎｔＤｒｉｖｅ）　」に記載されて
いる。然し乍ら、本発明は、それらが副回路８１等の過
渡的ドライブ手段を使用するかに拘らずＰＬＡドライバ
へ同じく適用可能である。
以上１本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
本発明は、その実施上以下の構成の１つ又はそれ以上を
取りえるものである。
（１）　　行ドライバ回路において、入力信号を受け取
る為の行アドレス入力端子、プログラムイネーブル信号
を提供する為のプログラムイネーブル手段、アレイ内の
行へドライブ信号を供給する出力端子、前記入力信号の
第１状態に応答して前記出力端子へプルアップ電圧レベ
ルを供給するプルアップ手段、前記入力信号の第２状態
に応答して前記出力端子へ第１プルダウン電圧レベルを
供給し前記出力端子に接続した第１電流担持端子とプル
ダウン電圧源に接続した第２電流担持端子と出力端子と
を持った第１トランジスタを具備するプルダウン手段、
前記プルダウン手段を制御し前記プログラムイネーブル
信号に応答して前記プルダウン手段をして前記出力端子
へ第２プルダウン電圧レベルを供給させ且つ供給電圧へ
接続された第１電流担持端子と前記第１トランジスタの
前記制御端子へ接続された第２電流担持端子と前記プロ
グラムイネーブル信号に応答する制御端子とを持った第
２トランジスタを具備するプルダウン制御手段、を有す
ることを特徴とする行ドライバ回路。
（２）上記第（１）項において、前記第２プルダウン電
圧レベルは前記第１プルダウン電圧レベルよりも一層高
いことを特徴とする行ドライバ回路。
（３）上記第（２）項において、前記第１及び第２トラ
ンジスタは、前記プログラミングイネーブル信号に応答
するダーリントン対として動作することを特徴とする行
ドライバ回路。
（５）　　ＰＬＡドライバ回路において、入力信号を受
け取る為の行アドレス入力端子、アレイ内の１つの行へ
ドライブ信号を供給する為の出力端子、前記入力信号の
第１状態に応答して前記出力端子へ第１電圧を供給する
為の前記出力端子へ接続された第１トランジスタ、前記
入力信号の第２状態に応答して前記出力端子へ第２電圧
を供給する為に前記出力端子へ接続されている第２トラ
ンジスタ、前記入力信号に応答して前記第１及び第２ト
ランジスタの動作を制御する為に前記入力信号に応答す
る制御手段、前記プログラムイネーブル信号に応答して
前記第２トランジスタへ制御信号を供給する第３トラン
ジスタ、を有しており、前記制御信号によって前記第２
トランジスタをして第３電圧を前記出力端子へ供給させ
ることを特徴とするＰＬＡドライバ回路。
（６）上記第（５）項において、前記第３電圧は前記第
２電圧よりも一層大きいことを特徴とする行ドライバ回
路。
（７）上記第（６）項において、前記第２及び第３トラ
ンジスタは、前記プログラムイネーブル信号に応答する
ダーリントン対として動作するバイポーラトランジスタ
であることを特徴とする行ドライバ回路。
（８）上記第（７）項において、前記第２電圧は前記第
２トランジスタの飽和電圧と略等しく、且つ前記第３電
圧は前記第２トランジスタの飽和電圧＋前記第３トラン
ジスタのベース・エミッタ電圧降下と略等しいことを特
徴とする行ドライバ回路。
（９）行ドライバにおいて、出力端子、第１動作モード
期間中第１イネーブル信号を受け取る為の第１入力端子
、第２動作モード期間中に第２イネーブル信号を受け取
る為の第２入力端子、前記第１イネーブル信号に応答し
て前記出力端子に第１低電圧レベルを又前記第２イネー
ブル信号に応答して前記出力端子に第２低電圧レベルを
供給するプルダウン手段、を有することを特徴とする行
ドライバ。
（１０）上記第（１）項において、前記第２低電圧レベ
ルは前記第１低電圧レベルよりも一層高いことを特徴と
する行ドライバ回路。
（１１）上記第（１０）項において、前記第１イネーブ
ル信号は通常動作期間中に受け取られ且つ前記第２イネ
ーブル信号はプログラミング期間中に受け取られること
を特徴とする行ドライバ回路。
【図面の簡単な説明】
第１図は典型的な従来技術のＰＬＡ行ドライバを示した
概略図、第２図は別の従来技術のＰＬＡ行ドライバを示
した概略図、第３図は別の従来技術のＰＬＡ行ドライバ
を示した概略図、第４図は従来技術のＰＬＡ行ドライバ
を示した概略図、第５図は従来技術のＰＬＡ行ドライバ
を示した概略図、第６ａ図は本発明の１実施例に基づい
て構成されたＰＬＡ行ドライバを示した概略図、第６ｂ
図は本発明の別の実施例に基づいて構成されたＰＬＡ行
ドライバを示した概略図、第７図は本発明の別の実施例
に基づいて構成されたＰＬＡ行ドライバを示した概略図
、である。 （符号の説明） ＩＮＩ：入力端子 ０１ＪＴ１：出力端子 ＲＷＩ：行うイン Ｆｌ、Ｆ２：ヒユーズ Ａｌ−Ａ３ニブログラミングアドレス端子ＤＩ−Ｄ３：
ダイオード １９ニブログラムイネーブル端子 ２０：ノード Ｓｌ：副回路 図面の浄書く内、容に変更なし） ＦＩＧ、　１ ＦＩＧ、２ ＦＩＧ、　３ ＦＩＧ、４ ＦＩＧ、５ ＦＩＧ、　６ａ 手続補正書防幻 平成元年４月２８日

Claims (1)

  1. 【特許請求の範囲】 １、行ドライバ回路において、入力信号を受け取る為の
    行アドレス入力端子、プログラムイネーブル信号を提供
    する為のプログラムイネーブル手段、アレイ内の行へド
    ライブ信号を供給する出力端子、前記入力信号の第１状
    態に応答して前記出力端子へプルアップ電圧レベルを供
    給するプルアップ手段、前記入力信号の第２状態に応答
    して前記出力端子へ第１プルダウン電圧レベルを供給し
    前記出力端子に接続した第１電流担持端子とプルダウン
    電圧源に接続した第２電流担持端子と出力端子とを持っ
    た第１トランジスタを具備するプルダウン手段、前記プ
    ルダウン手段を制御し前記プログラムイネーブル信号に
    応答して前記プルダウン手段をして前記出力端子へ２プ
    ルダウン電圧レベルを供給させ且つ供給電圧へ接続され
    た第１電流担持端子と前記第１トランジスタの制御端子
    へ接続された第２電流担持端子と前記プログラムイネー
    ブル信号に応答する制御端子とを持った第２トランジス
    タを具備するプルダウン制御手段、を有することを特徴
    とする行ドライバ回路。 ２、ＰＬＡドライバ回路において、入力信号を受け取る
    為の行アドレス入力端子、アレイ内の１つの行へドライ
    ブ信号を供給する為の出力端子、前記入力信号の第１状
    態に応答して前記出力端子へ第１電圧を供給する為の前
    記出力端子へ接続された第１トランジスタ、前記入力信
    号の第２状態に応答して前記出力端子へ第２電圧を供給
    する為に前記出力端子へ接続されている第２トランジス
    タ、前記入力信号に応答して前記第１及び第２トランジ
    スタの動作を制御する為に前記入力信号に応答する制御
    手段、前記プログラムイネーブル信号に応答して前記第
    ２トランジスタへ制御信号を供給する第３トランジスタ
    、を有しており、前記制御信号によって前記第２トラン
    ジスタをして第３電圧を前記出力端子へ供給させること
    を特徴とするＰＬＡドライバ回路。 ３、行ドライバにおいて、出力端子、第１動作モード期
    間中第１イネーブル信号を受け取る為の第１入力端子、
    第２動作モード期間中に第２イネーブル信号を受け取る
    為の第２入力端子、前記第１イネーブル信号に応答して
    前記出力端子に第１低電圧レベルを又前記第２イネーブ
    ル信号に応答して前記出力端子に第２低電圧レベルを供
    給するプルダウン手段、を有することを特徴とする行ド
    ライバ。
JP63239077A 1987-09-25 1988-09-26 再構成可能なドライブを具備する改良型ｐｌａ Pending JPH021618A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/101,210 US4859874A (en) 1987-09-25 1987-09-25 PLA driver with reconfigurable drive
US101,210 1987-09-25

Publications (1)

Publication Number Publication Date
JPH021618A true JPH021618A (ja) 1990-01-05

Family

ID=22283525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63239077A Pending JPH021618A (ja) 1987-09-25 1988-09-26 再構成可能なドライブを具備する改良型ｐｌａ

Country Status (6)

Country Link
US (1) US4859874A (ja)
EP (1) EP0309357B1 (ja)
JP (1) JPH021618A (ja)
AT (1) ATE105121T1 (ja)
CA (1) CA1288137C (ja)
DE (1) DE3889273T2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166557A (en) * 1991-01-02 1992-11-24 Texas Instruments Incorporated Gate array with built-in programming circuitry

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS606040B2 (ja) * 1979-06-07 1985-02-15 日本電気株式会社 集積回路
US4385368A (en) * 1980-11-24 1983-05-24 Raytheon Company Programmable read only memory
US4609998A (en) * 1983-12-15 1986-09-02 Monolithic Memories, Inc. High conductance circuit for programmable integrated circuit
JPS60143500A (ja) * 1983-12-29 1985-07-29 Fujitsu Ltd プログラマブル半導体記憶装置
US4814646A (en) * 1985-03-22 1989-03-21 Monolithic Memories, Inc. Programmable logic array using emitter-coupled logic
US4722822A (en) * 1985-11-27 1988-02-02 Advanced Micro Devices, Inc. Column-current multiplexing driver circuit for high density proms
US4701636A (en) * 1986-05-29 1987-10-20 National Semiconductor Corporation Programming voltage control circuit for programmable array logic device

Also Published As

Publication number Publication date
EP0309357A3 (en) 1990-03-14
ATE105121T1 (de) 1994-05-15
DE3889273T2 (de) 1994-12-08
CA1288137C (en) 1991-08-27
EP0309357A2 (en) 1989-03-29
DE3889273D1 (de) 1994-06-01
EP0309357B1 (en) 1994-04-27
US4859874A (en) 1989-08-22

Similar Documents

Publication Publication Date Title
JP3769048B2 (ja) 集積回路用パワーオン回路
KR100429349B1 (ko) 클럭 동기형 반도체 기억 장치
US5103113A (en) Driving circuit for providing a voltage boasted over the power supply voltage source as a driving signal
JPS6379419A (ja) スイッチ型インピ−ダンスエミッタ結合型論理ゲ−ト
KR970005281B1 (ko) 반도체 기억장치
US5045726A (en) Low power programming circuit for user programmable digital logic array
US5281873A (en) Sense amplifier control circuit
US5005154A (en) High speed programmable read on memory device formed by bipolar transistors
EP0289893B1 (en) Bipmos decoder circuit
US4859874A (en) PLA driver with reconfigurable drive
JPH0467720B2 (ja)
JPH0798983A (ja) 半導体回路、基準電圧発生回路、アドレスデコード回路、および半導体記憶装置
US4593383A (en) Integated circuit memory
US5467027A (en) Programmable cell with a programmable component outside the signal path
JPH0777075B2 (ja) デコーダ−ドライバ回路
JP2548737B2 (ja) ドライバ回路
EP0382927B1 (en) ECL EPROM with CMOS programming
JPH0746512B2 (ja) 半導体集積回路装置
JPS6137702B2 (ja)
US5465230A (en) Read/write/restore circuit for memory arrays
US4899311A (en) Clamping sense amplifier for bipolar ram
JPH09198865A (ja) 半導体メモリ、半導体集積回路装置、制御回路、論理回路、および論理回路の特性を調節する方法
JP2846372B2 (ja) 半導体回路
KR100342732B1 (ko) 워드라인드라이버회로및방법
EP0638905A2 (en) Semiconductor memory integrated circuit