JPH021620A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPH021620A JPH021620A JP63161345A JP16134588A JPH021620A JP H021620 A JPH021620 A JP H021620A JP 63161345 A JP63161345 A JP 63161345A JP 16134588 A JP16134588 A JP 16134588A JP H021620 A JPH021620 A JP H021620A
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、たとえば位相同期ループ方式の周波数シンセ
サイザに用いられる半導体集積回路化された電圧制御発
振回路（Ｖｏｌｔａｇｅ ＣｏｎｔｒｏｌｌｅｄＯｓｉ
ｌｌａｔｏｒ ：以下、ＶＣＯと略記する）に係り、特
に位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋ＠ｄ Ｌｏｏ
ｐ ：以下、ＰＬＬと略記する）を用いたＶＣＯに関す
る。
サイザに用いられる半導体集積回路化された電圧制御発
振回路（Ｖｏｌｔａｇｅ ＣｏｎｔｒｏｌｌｅｄＯｓｉ
ｌｌａｔｏｒ ：以下、ＶＣＯと略記する）に係り、特
に位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋ＠ｄ Ｌｏｏ
ｐ ：以下、ＰＬＬと略記する）を用いたＶＣＯに関す
る。
（従来の技術）
従来ノｖＣＯは、たとえば特開昭５９−６２２１５号公
報に示されておシ、第１１図に示すように構成されてい
る。即ち、１０１は制御電圧ｖｉ□の入力ノード、Ｍｌ
は入力用のＮチャネルトランジスタ、ＭｌおよびＭｌは
Ｐチャネルトランジスタであってカレントミラー負荷回
路を形成している。
報に示されておシ、第１１図に示すように構成されてい
る。即ち、１０１は制御電圧ｖｉ□の入力ノード、Ｍｌ
は入力用のＮチャネルトランジスタ、ＭｌおよびＭｌは
Ｐチャネルトランジスタであってカレントミラー負荷回
路を形成している。
ＰチャネルトランジスタＭ４およびＮチャネルトランジ
スタＭ５は第１のＣＭＯＳインバータを形成し、その出
力ノード１０２と接地端との間に第１の容量Ｃ１が接続
されている。ＰチャネルトランジスタＭ６およびＮチャ
ネルトランジスタＭｌは第２のＣＭＯＳインバータを形
成し、その出力ノード１０３と接地端との間に第２の容
ｉｃ２が接続されている。上記第１のＣＭＯＳインバー
タの出力ノード１０２に第１の電圧比較器１０４が接続
され、前記第２のｃＭｏｓインバータの出力ノード１０
３に第２の電圧比較器１０５が接続され、これらの電圧
比較器１０４．１０５の各出力端は対応してＲ８型フリ
ップフロッ！回路ｆのセット入力端、リセット入力端に
接続されている。このフリップフロッグ回路ｆのセット
出力端Ｑ、リセット出力端Ｑは各対応して前記第１．第
２のＣＭＯＳインバータの入力端に接続され、上記リセ
ット出力端互の出力はインバータ１０６により反転され
て出力電圧Ｖ。Ｕ。
スタＭ５は第１のＣＭＯＳインバータを形成し、その出
力ノード１０２と接地端との間に第１の容量Ｃ１が接続
されている。ＰチャネルトランジスタＭ６およびＮチャ
ネルトランジスタＭｌは第２のＣＭＯＳインバータを形
成し、その出力ノード１０３と接地端との間に第２の容
ｉｃ２が接続されている。上記第１のＣＭＯＳインバー
タの出力ノード１０２に第１の電圧比較器１０４が接続
され、前記第２のｃＭｏｓインバータの出力ノード１０
３に第２の電圧比較器１０５が接続され、これらの電圧
比較器１０４．１０５の各出力端は対応してＲ８型フリ
ップフロッ！回路ｆのセット入力端、リセット入力端に
接続されている。このフリップフロッグ回路ｆのセット
出力端Ｑ、リセット出力端Ｑは各対応して前記第１．第
２のＣＭＯＳインバータの入力端に接続され、上記リセ
ット出力端互の出力はインバータ１０６により反転され
て出力電圧Ｖ。Ｕ。
として取シ出されている。
次に、上記ＶＣＯの動作を簡単に説明する。制御入力電
圧ｖ１ｎに応じた電流が入力トランジスタＭ１に流れ、
この電流と等しい電流がカレントミラー回路の出力側ト
ランジスタ（電流源となっている）Ｍｌから２個のＣＭ
ＯＳインバータに供給される。初期状態として、フリッ
プフロッグ回路ｆの出力端Ｑ、Ｑが対応して低レベル＠
Ｌ”、高レベル７Ｈ″であるとすると、上記２個のＣＭ
ＯＳインバータにおけるトランジスタＭ４ 、Ｍ７はオ
ン、およびトランジスタＭＳ、Ｍ６はオフになっている
。この状態では、前記電流源トランジスタＭ３からの電
流Ｉは、上記オン状態の一方のトランジスタＭ４を通じ
て第１の容量Ｃ１を充電する。この容量Ｃノの端子電圧
が第１の電圧比較器１０４の閾値電圧ｖｔｈ、を越える
と、その出力が高レベルになシ、フリップフロッグ回路
Ｆ／’Ｆが反転し、その出力端Ｑ。
圧ｖ１ｎに応じた電流が入力トランジスタＭ１に流れ、
この電流と等しい電流がカレントミラー回路の出力側ト
ランジスタ（電流源となっている）Ｍｌから２個のＣＭ
ＯＳインバータに供給される。初期状態として、フリッ
プフロッグ回路ｆの出力端Ｑ、Ｑが対応して低レベル＠
Ｌ”、高レベル７Ｈ″であるとすると、上記２個のＣＭ
ＯＳインバータにおけるトランジスタＭ４ 、Ｍ７はオ
ン、およびトランジスタＭＳ、Ｍ６はオフになっている
。この状態では、前記電流源トランジスタＭ３からの電
流Ｉは、上記オン状態の一方のトランジスタＭ４を通じ
て第１の容量Ｃ１を充電する。この容量Ｃノの端子電圧
が第１の電圧比較器１０４の閾値電圧ｖｔｈ、を越える
と、その出力が高レベルになシ、フリップフロッグ回路
Ｆ／’Ｆが反転し、その出力端Ｑ。
Ｑが対応して高レベル、低レベルに反転し、２個のＣＭ
ＯＳインバータにおけるトランジスタＭ４ 、 Ｍ７が
オフ、およびトランジスタＭＳ、Ｍ６がオンの状態に反
転する。すると、前記電流工は上記オン状態に反転し九
一方のトランジスタＭ６を通じて第２の容量Ｃ２を充電
するようになシ、前記第１の容量Ｃノの電荷は前記オン
状態に反転した他方のトランジスタＭ５を通じて接地端
へ放電されるようになる。そして、上記第２の容量Ｃ２
の端子電圧が第２の電圧比較器１０５の閾値電圧ｖｔｈ
２を越えると、その出力が高レベルになシ、フリップフ
ロッグ回路φが反転し、その出力端Ｑ、互が対応して低
レベル、高レベルに反転し、前述したよりにトランジス
タＭ４．Ｍ７がオン、およびトランジスタＭ５．Ｍ６が
オフの状態に戻る。このような動作の繰り返しにより、
インバーター０６の出力端に発振出力電圧Ｖ。ｕｔが得
られるようになシ、発振周波数ｆは次式で与えられる。
ＯＳインバータにおけるトランジスタＭ４ 、 Ｍ７が
オフ、およびトランジスタＭＳ、Ｍ６がオンの状態に反
転する。すると、前記電流工は上記オン状態に反転し九
一方のトランジスタＭ６を通じて第２の容量Ｃ２を充電
するようになシ、前記第１の容量Ｃノの電荷は前記オン
状態に反転した他方のトランジスタＭ５を通じて接地端
へ放電されるようになる。そして、上記第２の容量Ｃ２
の端子電圧が第２の電圧比較器１０５の閾値電圧ｖｔｈ
２を越えると、その出力が高レベルになシ、フリップフ
ロッグ回路φが反転し、その出力端Ｑ、互が対応して低
レベル、高レベルに反転し、前述したよりにトランジス
タＭ４．Ｍ７がオン、およびトランジスタＭ５．Ｍ６が
オフの状態に戻る。このような動作の繰り返しにより、
インバーター０６の出力端に発振出力電圧Ｖ。ｕｔが得
られるようになシ、発振周波数ｆは次式で与えられる。
■
ｆ＝２Ｃｖ、。。
・・・・・・・・・・・・（１）
ここで、Ｃは容ｆｋｃ１．Ｃ２の値であシ（Ｃ＝ＣＩ＝
Ｃ１）、ｖｒｅｆは電圧比較器１０４．１０５それぞれ
の閾値電圧である（ｖｒｅｆ ＝ｖｔｈ１ ＝ ”ｔｈ
２）。
Ｃ１）、ｖｒｅｆは電圧比較器１０４．１０５それぞれ
の閾値電圧である（ｖｒｅｆ ＝ｖｔｈ１ ＝ ”ｔｈ
２）。
しかし、上記ＶＣＯをＬＳＩ （大規模集積回路）チッ
プ上に形成する際、製造条件（プロセス・母うメータ）
のばらつきに伴ってＭＯＳ ）ランジスタのダート長、
ｆ−）閾値電圧、ｆ−）酸化膜厚等がばらつくので、前
式（１）中のＩ ＃ Ｃ、Ｖ、。ｆが大きく変動し１発
振中心周波数が大きく変動してしまう。
プ上に形成する際、製造条件（プロセス・母うメータ）
のばらつきに伴ってＭＯＳ ）ランジスタのダート長、
ｆ−）閾値電圧、ｆ−）酸化膜厚等がばらつくので、前
式（１）中のＩ ＃ Ｃ、Ｖ、。ｆが大きく変動し１発
振中心周波数が大きく変動してしまう。
したがって、このｖｃｏ ２用いたＰＬＬシステム等の
特性に悪影響を及ばずことになシ、製品の歩留シが低下
するという問題がありた。
特性に悪影響を及ばずことになシ、製品の歩留シが低下
するという問題がありた。
（発明が解決しようとする課題）
本発明は、上記したように製造条件のばらつきにより発
振中心周波数が大きく変動し、応用システム製品の歩留
シが低下するという問題点を解決すべくなされたもので
、発振中心周波数が製造条件のばらつきに依存しなくな
シ、しかも任意に設定することが可能になる電圧制御発
振回路を提供することを目的とする。
振中心周波数が大きく変動し、応用システム製品の歩留
シが低下するという問題点を解決すべくなされたもので
、発振中心周波数が製造条件のばらつきに依存しなくな
シ、しかも任意に設定することが可能になる電圧制御発
振回路を提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明の電圧制御発振回路は、基準周波数の入力信号お
よび基準電位が入力し、ループ内部の第１の可変遅延回
路の遅延時間が一定となるように帰還制御を行う位相同
期ループ部と、第２の可変遅延回路を用いたリング発振
器における上記第２の可変遅延回路の遅延量が制御電圧
入力と上記位相同期ループ部内の低域ｐ波器の出力電圧
とによって直接的または間接的に制御され、この遅延量
に応じて定まる周波数の信号を発振する電圧制御発振回
路部とを具備することを特徴とする。
よび基準電位が入力し、ループ内部の第１の可変遅延回
路の遅延時間が一定となるように帰還制御を行う位相同
期ループ部と、第２の可変遅延回路を用いたリング発振
器における上記第２の可変遅延回路の遅延量が制御電圧
入力と上記位相同期ループ部内の低域ｐ波器の出力電圧
とによって直接的または間接的に制御され、この遅延量
に応じて定まる周波数の信号を発振する電圧制御発振回
路部とを具備することを特徴とする。
（作用）
電圧制御発振回路部の可変遅延回路の遅延時間が制御さ
れることによって発振周波数の中心周波数が決定される
。この遅延時間は位相同期ループ部により精度良く制御
されるので、製造条件のはらつ・きに依存しない安定し
た中心周波数が得られる。ま友、基準周波数である入力
信号の周波数によって上記遅延時間が変わる友め、中心
周波数を任意に設定することが可能になシ、発振周波数
の帯域を任意に設定することが可能になる。
れることによって発振周波数の中心周波数が決定される
。この遅延時間は位相同期ループ部により精度良く制御
されるので、製造条件のはらつ・きに依存しない安定し
た中心周波数が得られる。ま友、基準周波数である入力
信号の周波数によって上記遅延時間が変わる友め、中心
周波数を任意に設定することが可能になシ、発振周波数
の帯域を任意に設定することが可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すｖＣＯはＬＳＩチップ上に形成されておシ
、１はＰＬＬ部、２はＶＣＯ部である。上記ＰＬＬ部１
は、基準周波数’ｒ＊ｆの入力信号および基準電位ｖｒ
ｅｆが入力し、ループ内部の遅延回路部の遅延時間が一
定（たとえば上記Ｆｒ５ｆの周期Ｔの％）になるように
帰還制御を行なうものである。
、１はＰＬＬ部、２はＶＣＯ部である。上記ＰＬＬ部１
は、基準周波数’ｒ＊ｆの入力信号および基準電位ｖｒ
ｅｆが入力し、ループ内部の遅延回路部の遅延時間が一
定（たとえば上記Ｆｒ５ｆの周期Ｔの％）になるように
帰還制御を行なうものである。
７００部２は、制御電圧Ｖ 入力およびＰＬＬ部ｏｎ
ｔ １における位相同期ループ内の低域ｐ波器の出力ｖｏｆ
ｆが入力し、遅延回路を用いたリング発振器の遅延時間
が上記入力により制御されることによって発掘周波数Ｆ
が定められるものである。
ｔ １における位相同期ループ内の低域ｐ波器の出力ｖｏｆ
ｆが入力し、遅延回路を用いたリング発振器の遅延時間
が上記入力により制御されることによって発掘周波数Ｆ
が定められるものである。
マＣＯ
次に、上記各部を詳細に説明する。ＰＬＬ部１において
、Ｆ□２人力は第１の可変遅延回路３に入力すると共に
位相比較器４の一方の入力となる。この可変遅延回路３
の出力ＤＯは第１のインバータ５を介して上記位相比較
器４の他方の入力となる。
、Ｆ□２人力は第１の可変遅延回路３に入力すると共に
位相比較器４の一方の入力となる。この可変遅延回路３
の出力ＤＯは第１のインバータ５を介して上記位相比較
器４の他方の入力となる。
この位相比較器４は、２つの入力の位相関係を比較し、
その比較結果に応じて第１の出力ＣＰまたは第２の出力
ＤＰＩ制御する。この２つの出力ＣＰ、ＤＰはチャージ
ポンプ回路６に入力し、このチャージ−ング回路６の出
力は低域Ｆ波器７に入力し、この低域ｐ波器７の出力ｖ
０７．およびＶ、。。
その比較結果に応じて第１の出力ＣＰまたは第２の出力
ＤＰＩ制御する。この２つの出力ＣＰ、ＤＰはチャージ
ポンプ回路６に入力し、このチャージ−ング回路６の出
力は低域Ｆ波器７に入力し、この低域ｐ波器７の出力ｖ
０７．およびＶ、。。
入力は第１のレベル変換回路８に入力する。このレベル
変換回路８は、２つの入力のレベルの大小関係を比較し
、その比較結果に応じて第１の出力ｐｖ、第２の出力Ｎ
Ｙの電位を制御するものであり、この２つの出力ＰＶ、
ＮＶは前記可変、遅延回路３の遅延量制御入力として与
えられる。
変換回路８は、２つの入力のレベルの大小関係を比較し
、その比較結果に応じて第１の出力ｐｖ、第２の出力Ｎ
Ｙの電位を制御するものであり、この２つの出力ＰＶ、
ＮＶは前記可変、遅延回路３の遅延量制御入力として与
えられる。
一方、前記ＶＣＯ部２においては、前記低域ろ波器７の
出力ｖｏｆｆとｖｏ。、入力とが第２のレベル変換回路
９に入力し、このレベル変換回路９の第１の出力ｐｖお
よび第２の出力ＮＹは第２の可変遅延回路１０および第
２のインバータｌｌｆリング状に接続してなるリング発
振器の遅延量制御入力となる。上記第２のレベル変換回
路９、第２の可変遅延回路１０および第２のインバータ
１１は、それぞれ前記第１のレベル変換回路８、第１の
可変遅延回路３および第１のインバータ５と同じ構成を
有する。
出力ｖｏｆｆとｖｏ。、入力とが第２のレベル変換回路
９に入力し、このレベル変換回路９の第１の出力ｐｖお
よび第２の出力ＮＹは第２の可変遅延回路１０および第
２のインバータｌｌｆリング状に接続してなるリング発
振器の遅延量制御入力となる。上記第２のレベル変換回
路９、第２の可変遅延回路１０および第２のインバータ
１１は、それぞれ前記第１のレベル変換回路８、第１の
可変遅延回路３および第１のインバータ５と同じ構成を
有する。
なお、上記可変遅延回路３，１０は、それぞれ例えば第
２図に示すような基本回路が所要数縦続接続されて構成
されている。即ち、入力信号は第１のＣＭＯＳ ）ラン
スファゲート２１、インバータ２２、第２のＣＭＯＳ
）ランスファダート２３、インバータ２４を直列に介し
て出力する。上記ＣＭＯＳトランスファ？−ト２１．２
３は、それぞれＰチャネルトランジスタ、Ｎチャネルト
ランジスタが並列接続されてなシ、それぞれのダートに
対応して前記遅延量制御人力ｐｖが与えられる。し友が
って、遅延量制御人力ＰＶ、ＮＹに応じてＣＭＯＳトラ
ンスファゲート２１．２３の抵抗分が変化し。
２図に示すような基本回路が所要数縦続接続されて構成
されている。即ち、入力信号は第１のＣＭＯＳ ）ラン
スファゲート２１、インバータ２２、第２のＣＭＯＳ
）ランスファダート２３、インバータ２４を直列に介し
て出力する。上記ＣＭＯＳトランスファ？−ト２１．２
３は、それぞれＰチャネルトランジスタ、Ｎチャネルト
ランジスタが並列接続されてなシ、それぞれのダートに
対応して前記遅延量制御人力ｐｖが与えられる。し友が
って、遅延量制御人力ＰＶ、ＮＹに応じてＣＭＯＳトラ
ンスファゲート２１．２３の抵抗分が変化し。
遅延量が変化することになる。
第３図は前記位相比較器４、チャージポンプ回路６の一
例を示している。位相比較器４において。
例を示している。位相比較器４において。
Ｆｒａｆ入力は第１のＤ型フリッグフロッグ３１のりロ
ック入力ＣＫとなシ、第１図中のインバータ５の出力Ｎ
ＤＯが第２のＤ型フリップフロップ３２のクロック入力
ＣＫとなる。上記両フリップフロッグ３１．３２の各出
力Ｑはアンドゲート３３に入力し、このアンドゲート３
３の出力は上記両フリップフロッグ３１．３２のリセッ
ト人力Ｒとなる。
ック入力ＣＫとなシ、第１図中のインバータ５の出力Ｎ
ＤＯが第２のＤ型フリップフロップ３２のクロック入力
ＣＫとなる。上記両フリップフロッグ３１．３２の各出
力Ｑはアンドゲート３３に入力し、このアンドゲート３
３の出力は上記両フリップフロッグ３１．３２のリセッ
ト人力Ｒとなる。
そして、上記第１の７リツプフロツグ３１の出力Ｑはイ
ンバータ３４を介して第１の出力ＣＰとなり、前記第２
のフリッグフロッ７′″３２の出力Ｑは第２の出力ＤＰ
となる。前記チャージポンプ回路６は、電源電圧Ｖ 端
と接地端との間にＰチャネＣ ルトランジスタ３５とＮチャネルトランジスタ３６とが
直列に接続されてなシ、上記両トランジスタ３５．３６
のｆ−）に対応して前記位相比較器４の出力ＣＰ、ＤＰ
が入力する。
ンバータ３４を介して第１の出力ＣＰとなり、前記第２
のフリッグフロッ７′″３２の出力Ｑは第２の出力ＤＰ
となる。前記チャージポンプ回路６は、電源電圧Ｖ 端
と接地端との間にＰチャネＣ ルトランジスタ３５とＮチャネルトランジスタ３６とが
直列に接続されてなシ、上記両トランジスタ３５．３６
のｆ−）に対応して前記位相比較器４の出力ＣＰ、ＤＰ
が入力する。
また、前記低域ｐ波器７は、たとえば第４図（幻に示す
ように抵抗４１．４２および容量４３が接続されてなシ
、あるいは第４図（ｂ）に示すように、抵抗４４，４５
．４６および容量４７．４８が接続されている。
ように抵抗４１．４２および容量４３が接続されてなシ
、あるいは第４図（ｂ）に示すように、抵抗４４，４５
．４６および容量４７．４８が接続されている。
また、前記レベル変換回路８，９は、それぞれ例えば第
５図に示すように、前記低域ろ波器７からのｖｏｆｆ入
力が？−）に入力するＮチャネルトランジスタ５１と、
■ 入力またはｖｏ。□入力がｒ−ａｆ トに入力するＮチャネルトランジスタ５２と、これらの
トランジスタの負荷となるダート・ドレイン相互が接続
され７ｔＰチヤネルトランジスタ５３と、上記各トラン
ジスタのドレイン相互接続点にダートが接続されたＰチ
ャネルトランジスタ５４と、このトランジスタの負荷と
なるｆ−）・ドレイン相互が接続されたＮチャネルトラ
ンジスタ５５とからな９、前記Ｎチャネルトランジスタ
５１．５２のドレインおよびＮチャネルトランジスタ５
５のドレインから対応して第１の出力Ｐｖ、第２の出力
ＮＹが出力する。
５図に示すように、前記低域ろ波器７からのｖｏｆｆ入
力が？−）に入力するＮチャネルトランジスタ５１と、
■ 入力またはｖｏ。□入力がｒ−ａｆ トに入力するＮチャネルトランジスタ５２と、これらの
トランジスタの負荷となるダート・ドレイン相互が接続
され７ｔＰチヤネルトランジスタ５３と、上記各トラン
ジスタのドレイン相互接続点にダートが接続されたＰチ
ャネルトランジスタ５４と、このトランジスタの負荷と
なるｆ−）・ドレイン相互が接続されたＮチャネルトラ
ンジスタ５５とからな９、前記Ｎチャネルトランジスタ
５１．５２のドレインおよびＮチャネルトランジスタ５
５のドレインから対応して第１の出力Ｐｖ、第２の出力
ＮＹが出力する。
次に、前記第１図のＰＬＬ部１の動作について説明する
。いま、第６図に示すように、可変遅延回路３の遅延時
間（正確にはインバータ５の遅延時間も含む）がＴ／２
（ＴはＦｒ＠ｆ入力の周期）より ／Ｊ−さいときに
は、位相比較器４の第１の出力ｃｐは一定の高（ロ）レ
ベル、第２の出力ＤＰは遅延時間が短かい分だけ高レベ
ルになってディスチャージパルスを発生し、チャージポ
ンプ回路６はディスチャージし、低域Ｐ波器７の出力ｖ
０２．の電位が下がる。ここで、■、。、はめる一定電
位（たとえば電源電位ｖｃｃの％）にあるとすれば、レ
ベル変換回路８の第１の出力ｐｖの電位が上がシ、第２
の出力ＮＶの電位が下がる。これにより、可変遅延回路
３の遅延時間が大きくなる。
。いま、第６図に示すように、可変遅延回路３の遅延時
間（正確にはインバータ５の遅延時間も含む）がＴ／２
（ＴはＦｒ＠ｆ入力の周期）より ／Ｊ−さいときに
は、位相比較器４の第１の出力ｃｐは一定の高（ロ）レ
ベル、第２の出力ＤＰは遅延時間が短かい分だけ高レベ
ルになってディスチャージパルスを発生し、チャージポ
ンプ回路６はディスチャージし、低域Ｐ波器７の出力ｖ
０２．の電位が下がる。ここで、■、。、はめる一定電
位（たとえば電源電位ｖｃｃの％）にあるとすれば、レ
ベル変換回路８の第１の出力ｐｖの電位が上がシ、第２
の出力ＮＶの電位が下がる。これにより、可変遅延回路
３の遅延時間が大きくなる。
上記とは逆に、第７図に示すように、可変遅延回路８の
遅延時間が前記Ｔ／／！よシ大きいときには、位相比較
器４の第２の出力ＤＰは一定の低（Ｌ）レベル、第１の
出力ＣＰは遅延時間が長い分だけ低レベルになってチャ
ージパルスを発生し、チャージポンプ回路６はチャージ
アップし、低域Ｆ波器７の出力Ｖ。ｆｆの電位が上がる
。これにより、レベル変換回路８の第１の出力ｐｖの電
位が下が９゜第２の出力ＮＹの電位が上がシ、可変遅延
回路３の遅延時間が小さくなる。
遅延時間が前記Ｔ／／！よシ大きいときには、位相比較
器４の第２の出力ＤＰは一定の低（Ｌ）レベル、第１の
出力ＣＰは遅延時間が長い分だけ低レベルになってチャ
ージパルスを発生し、チャージポンプ回路６はチャージ
アップし、低域Ｆ波器７の出力Ｖ。ｆｆの電位が上がる
。これにより、レベル変換回路８の第１の出力ｐｖの電
位が下が９゜第２の出力ＮＹの電位が上がシ、可変遅延
回路３の遅延時間が小さくなる。
そして、第８図に示すように、可変遅延回路３の遅延時
間が前記Ｖ２に等しくなりてＰＬＬルーグが同期状態に
あるときには、位相比較器４の両出力ＣＰ＃ＤＰとも一
定レベルであってディスチャージ用、チャージ用）４ル
スを発生せず、レベル変換回路８０両出力ＰＶ 、ＮＶ
とも高インピーダンス状態になシ、可変遅延回路３の遅
延量は一定のままである。したがって、上記可変遅延回
路３の遅延時間は非常に正確に制御されることになる。
間が前記Ｖ２に等しくなりてＰＬＬルーグが同期状態に
あるときには、位相比較器４の両出力ＣＰ＃ＤＰとも一
定レベルであってディスチャージ用、チャージ用）４ル
スを発生せず、レベル変換回路８０両出力ＰＶ 、ＮＶ
とも高インピーダンス状態になシ、可変遅延回路３の遅
延量は一定のままである。したがって、上記可変遅延回
路３の遅延時間は非常に正確に制御されることになる。
一方、ｖｃｏ部２においては、ｖｃｏｎｔ入力が前記Ｖ
７．．入力と同じレベルとすれば、レベル変換回路９の
入力はＰＬＬ部１のレベル変換回路８の入力と同じにな
るので、可変遅延回路１０もＰＬＬ部１の可変遅延回路
３と等しい遅延時間を有するようになる。このときの基
本遅延回路の遅延時間ｔＴＤＬ。
７．．入力と同じレベルとすれば、レベル変換回路９の
入力はＰＬＬ部１のレベル変換回路８の入力と同じにな
るので、可変遅延回路１０もＰＬＬ部１の可変遅延回路
３と等しい遅延時間を有するようになる。このときの基
本遅延回路の遅延時間ｔＴＤＬ。
使用段数をｎで表わすと、リング発振器の発振周波数Ｆ
は ＣＯ Ｆ ＝− ９° ”ＤＬ−ｎ となる。
は ＣＯ Ｆ ＝− ９° ”ＤＬ−ｎ となる。
したがって、■、。□＝ｖ、。ｆのときに所望のＦｖｃ
０′が得られるように可変遅延回路１０の段数を決定す
れば、製造条件のばらつきに依存しないで中心周波数が
安定した発振出力が得られるようになる。また、■
入力のレベルを変化させれｏｎｔ ば、レベル変換器９の出力ＰＶ、ＮＹが変化し、可変遅
延回路１０の遅延時間が変化し１発振周波数Ｆ 変化す
るようになる。ここで、Ｖ 対ｒｃｏ
ｃ
ｏｎｔＦｖｃ。特性の一例を第９図に示している。
０′が得られるように可変遅延回路１０の段数を決定す
れば、製造条件のばらつきに依存しないで中心周波数が
安定した発振出力が得られるようになる。また、■
入力のレベルを変化させれｏｎｔ ば、レベル変換器９の出力ＰＶ、ＮＹが変化し、可変遅
延回路１０の遅延時間が変化し１発振周波数Ｆ 変化す
るようになる。ここで、Ｖ 対ｒｃｏ
ｃ
ｏｎｔＦｖｃ。特性の一例を第９図に示している。
第１０図は、本発明の他の実施例に係る電圧制御発振回
路を示しておシ、第１図を参照して前述した電圧制御発
振回路に比べて、レベル変換回路８．９を省略し、前記
ＰＬＬ部ｌの第１の可変遅延回路３の遅延蓋全基準電位
人力ｖｒｅｆと前記ＰＬＬ部１内の低域沖波器７の出力
電圧ｖ０２．とにニジ制御し、前記ｖＣＯ部２の第２の
可変遅延回路１０の遅延量を制御電圧入力ｖｃｏｎｔと
前記ＰＬＬ部１内の低域ｐ波器７の出力電圧Ｖ。０．と
により制御している点が異なり、七の他は同じであるの
で第１図中と同じ符号を付している。
路を示しておシ、第１図を参照して前述した電圧制御発
振回路に比べて、レベル変換回路８．９を省略し、前記
ＰＬＬ部ｌの第１の可変遅延回路３の遅延蓋全基準電位
人力ｖｒｅｆと前記ＰＬＬ部１内の低域沖波器７の出力
電圧ｖ０２．とにニジ制御し、前記ｖＣＯ部２の第２の
可変遅延回路１０の遅延量を制御電圧入力ｖｃｏｎｔと
前記ＰＬＬ部１内の低域ｐ波器７の出力電圧Ｖ。０．と
により制御している点が異なり、七の他は同じであるの
で第１図中と同じ符号を付している。
ここで、上記第１の可変遅延回路３および第２の可変遅
延回路１０として、それぞれ第２図に示したような基本
回路を所要数縦続接続して構成した場合、ＣＭＯ８）ラ
ンスファｆ−ト２１．２３のＰ型ＭＯ８）う／ジスタの
ｆｆ−）にはＰｖ倍信号代えて前記基準電位人力ｖｒ＠
ｆま次は制御電圧入力ｖｃｏｎｔを与え、Ｎ型ＭＯ８）
ランジスタのダートにはＮＶ倍信号代えて前記低域ｐ波
器２の出力電圧Ｖ。ｆ。
延回路１０として、それぞれ第２図に示したような基本
回路を所要数縦続接続して構成した場合、ＣＭＯ８）ラ
ンスファｆ−ト２１．２３のＰ型ＭＯ８）う／ジスタの
ｆｆ−）にはＰｖ倍信号代えて前記基準電位人力ｖｒ＠
ｆま次は制御電圧入力ｖｃｏｎｔを与え、Ｎ型ＭＯ８）
ランジスタのダートにはＮＶ倍信号代えて前記低域ｐ波
器２の出力電圧Ｖ。ｆ。
を与える。
上記第１０図の電圧制御発振回路においても、前記実施
例の電圧制御発振回路と同様に、基準電位人力Ｖ と
制御電圧入力Ｖ とが等しければ、ｒｅｆ
ｅｏｎｔ第１の可変遅延回路
３および第２の可変遅延回路１０の遅延時間が等しくな
シ、製造条件のばらつきに依存しないで中心周波数が安
定した発揚出力が得られる等の効果が得られる。さらに
、上記第１０図の電圧制御発振回路によれば、制御電圧
入力Ｖ により直接に第２の可変遅延回路１０ｆｏｎ
ｔ 制御するので、レベル変換回路９による制御電圧の可変
範囲の損失が存在しなくなシ、 ＶＣＯＣ２Ｏ４振周波
数の可変範囲が大きくなるという利点がある。
例の電圧制御発振回路と同様に、基準電位人力Ｖ と
制御電圧入力Ｖ とが等しければ、ｒｅｆ
ｅｏｎｔ第１の可変遅延回路
３および第２の可変遅延回路１０の遅延時間が等しくな
シ、製造条件のばらつきに依存しないで中心周波数が安
定した発揚出力が得られる等の効果が得られる。さらに
、上記第１０図の電圧制御発振回路によれば、制御電圧
入力Ｖ により直接に第２の可変遅延回路１０ｆｏｎ
ｔ 制御するので、レベル変換回路９による制御電圧の可変
範囲の損失が存在しなくなシ、 ＶＣＯＣ２Ｏ４振周波
数の可変範囲が大きくなるという利点がある。
なお、上記各実施例では、第１の可変遅延回路３、第２
の可変遅延回路１０として、同じ定数金持つ基本の遅延
回路を用いて構成したので設計が容易であるが、必らず
しも同じ定数の遅延回路を用いる必要はない。
の可変遅延回路１０として、同じ定数金持つ基本の遅延
回路を用いて構成したので設計が容易であるが、必らず
しも同じ定数の遅延回路を用いる必要はない。
［発明の効果］
上述したように本発明の電圧制御発振回路によれば、可
変遅延回路の遅延時間を制御することによって発振周波
数の中心周波数を決定でき、この遅延時間を位相同期ル
ープにより精度良く制御できるので、製造条件のばらつ
きに依存しない安定した中心周波数が得られる。また、
基準周波数である入力信号の周波数によって上記遅延時
間が変わる九め、中心周波数全任意に設定でき、発振周
波数の帯域を任意に設定できるようになる。
変遅延回路の遅延時間を制御することによって発振周波
数の中心周波数を決定でき、この遅延時間を位相同期ル
ープにより精度良く制御できるので、製造条件のばらつ
きに依存しない安定した中心周波数が得られる。また、
基準周波数である入力信号の周波数によって上記遅延時
間が変わる九め、中心周波数全任意に設定でき、発振周
波数の帯域を任意に設定できるようになる。
第１図は本発明の電圧制御発振回路の一実施例を示すブ
ロック図、第２図は第１図中の可変遅延回路の１段分の
具体例を示す回路図、第３図は第１図中の位相比較器お
よびチャージポンプ回路の具体例を示す回路図、第４図
（ａ） 、 （ｂ）は第１図中の低域ｐ波器の相異なる
具体例を示す回路図、第５図は第１図中のレベル変換回
路の具体例金示す回路図、第６図乃至第８図は第１図中
のＰＬＬ部の動作例を示すタイミング図、第９図は第１
図のＶ２Ｏ部の特性を示す図、第１０図は本発明の電圧
制御発振回路の他の実施例を示すブロック図、第１１図
は従来の電圧制御発振回路を示す回路図である。 Ｊ ・ＰＬＬ部、５ｒ−Ｖ２Ｏ部、３ ａ １０ ・・
・可変遅延回路、４・・・位相比較器、６・・・チャー
ジポンプ回路、７・・・低域−波器、８．９−・・レベ
ル変換回路。 出願人代理人 弁理士 鈴 江 武 彦第 図 第 図 （ａ） （ｂ） 第 図 第 図 ｒｅｆ Ｐ ’Ｈ″′ Ｐ ］Ｌ−一■−一 第６図 Ｐ 第７ 図 Ｐ Ｐ Ｈ４ ０じ 第 図 第１１ 図
ロック図、第２図は第１図中の可変遅延回路の１段分の
具体例を示す回路図、第３図は第１図中の位相比較器お
よびチャージポンプ回路の具体例を示す回路図、第４図
（ａ） 、 （ｂ）は第１図中の低域ｐ波器の相異なる
具体例を示す回路図、第５図は第１図中のレベル変換回
路の具体例金示す回路図、第６図乃至第８図は第１図中
のＰＬＬ部の動作例を示すタイミング図、第９図は第１
図のＶ２Ｏ部の特性を示す図、第１０図は本発明の電圧
制御発振回路の他の実施例を示すブロック図、第１１図
は従来の電圧制御発振回路を示す回路図である。 Ｊ ・ＰＬＬ部、５ｒ−Ｖ２Ｏ部、３ ａ １０ ・・
・可変遅延回路、４・・・位相比較器、６・・・チャー
ジポンプ回路、７・・・低域−波器、８．９−・・レベ
ル変換回路。 出願人代理人 弁理士 鈴 江 武 彦第 図 第 図 （ａ） （ｂ） 第 図 第 図 ｒｅｆ Ｐ ’Ｈ″′ Ｐ ］Ｌ−一■−一 第６図 Ｐ 第７ 図 Ｐ Ｐ Ｈ４ ０じ 第 図 第１１ 図
Claims (3)
- （１）基準周波数の入力信号および基準電位が入力し、
ループ内部の第１の可変遅延回路の遅延時間が一定とな
るように帰還制御を行う位相同期ループ部と、制御電圧
入力と上記位相同期ループ部のループ内の低域ろ波器の
出力電圧とをレベル比較し、第２の可変遅延回路を用い
たリング発振器における上記第２の可変遅延回路の遅延
量が上記レベル比較による出力により制御され、この遅
延量に応じて定まる周波数の信号を発振する電圧制御発
振回路部とを具備してなることを特徴とする電圧制御発
振回路。 - （２）基準周波数の入力信号および基準電位が入力し、
ループ内部の第１の可変遅延回路の遅延時間が一定とな
るように帰還制御を行う位相同期ループ部と、第２の可
変遅延回路を用いたリング発振器における上記第２の可
変遅延回路の遅延量が制御電圧入力と上記位相同期ルー
プ部内の低域ろ波器の出力電圧とにより制御され、この
遅延量に応じて定まる周波数の信号を発振する電圧制御
発振回路部とを具備してなることを特徴とする請求項１
記載の電圧制御発振回路。 - （３）前記第１の可変遅延回路と第２の可変遅延回路と
は同じ定数を有する基本の遅延回路を用いて構成されて
いることを特徴とする請求項１または２記載の電圧制御
発振回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161345A JPH021620A (ja) | 1987-11-30 | 1988-06-29 | 電圧制御発振回路 |
| DE3855439T DE3855439T2 (de) | 1987-11-30 | 1988-11-29 | Spannungsgesteuerter Oszillator |
| US07/277,108 US4859970A (en) | 1987-11-30 | 1988-11-29 | Voltage controlled oscillator |
| EP88119902A EP0318930B1 (en) | 1987-11-30 | 1988-11-29 | Voltage controlled oscillator |
| KR1019880015752A KR910008522B1 (ko) | 1987-11-30 | 1988-11-29 | 전압제어발진회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30270087 | 1987-11-30 | ||
| JP62-302700 | 1987-11-30 | ||
| JP63161345A JPH021620A (ja) | 1987-11-30 | 1988-06-29 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021620A true JPH021620A (ja) | 1990-01-05 |
Family
ID=26487514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161345A Pending JPH021620A (ja) | 1987-11-30 | 1988-06-29 | 電圧制御発振回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4859970A (ja) |
| EP (1) | EP0318930B1 (ja) |
| JP (1) | JPH021620A (ja) |
| KR (1) | KR910008522B1 (ja) |
| DE (1) | DE3855439T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07264056A (ja) * | 1994-03-25 | 1995-10-13 | Nec Corp | 集積化ディジタル回路 |
| JP2008507921A (ja) * | 2004-07-22 | 2008-03-13 | マイクロン テクノロジー，インコーポレイテッド | アナログ遅延回路の同調範囲を設定する方法及び装置 |
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| JP2597739B2 (ja) * | 1990-08-24 | 1997-04-09 | 株式会社東芝 | 信号遅延回路、クロック信号発生回路及び集積回路システム |
| FR2670343B1 (fr) * | 1990-12-10 | 2003-07-04 | Aerospatiale | Procede de synchronisation de deux suites d'impulsions numeriques s et rf a haute frequence et dispositif pour la mise en óoeuvre du procede. |
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| JP4319259B2 (ja) | 1996-07-02 | 2009-08-26 | 株式会社東芝 | アクティブ・ワイドレンジｐｌｌ装置、位相ロックループ方法及びディスク再生装置 |
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| WO2017094793A1 (ja) | 2015-11-30 | 2017-06-08 | 出光興産株式会社 | 免疫原性が増強されたワクチン抗原 |
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-
1988
- 1988-06-29 JP JP63161345A patent/JPH021620A/ja active Pending
- 1988-11-29 EP EP88119902A patent/EP0318930B1/en not_active Expired - Lifetime
- 1988-11-29 US US07/277,108 patent/US4859970A/en not_active Expired - Lifetime
- 1988-11-29 DE DE3855439T patent/DE3855439T2/de not_active Expired - Lifetime
- 1988-11-29 KR KR1019880015752A patent/KR910008522B1/ko not_active Expired
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Also Published As
| Publication number | Publication date |
|---|---|
| US4859970A (en) | 1989-08-22 |
| EP0318930A2 (en) | 1989-06-07 |
| KR890009098A (ko) | 1989-07-15 |
| EP0318930B1 (en) | 1996-07-24 |
| KR910008522B1 (ko) | 1991-10-18 |
| DE3855439D1 (de) | 1996-08-29 |
| DE3855439T2 (de) | 1996-12-12 |
| EP0318930A3 (en) | 1990-07-25 |
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