JPH02162444A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH02162444A JPH02162444A JP63316985A JP31698588A JPH02162444A JP H02162444 A JPH02162444 A JP H02162444A JP 63316985 A JP63316985 A JP 63316985A JP 31698588 A JP31698588 A JP 31698588A JP H02162444 A JPH02162444 A JP H02162444A
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- bus
- data
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は９例えば計算機利用分野などに用いられるメ
モリ回路のビット誤りによる。演算処理装置の誤動作の
防止に関するものである。
モリ回路のビット誤りによる。演算処理装置の誤動作の
防止に関するものである。
一般に高密度化したディジタル回路素子は外的要因１例
えば放射線などの高エネルギー粒子が入射すると、 Ｒ
ＡＭ（Ｒａｎｄｏｓ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の
ようなディジタル素子の論理が反転するというソフトエ
ラーと呼ばれる現象を引き起こす。このような現象が演
算処理装置を構成するＲＡＭで発生した場合演算処理装
置に重大な支障をきたすことがある。
えば放射線などの高エネルギー粒子が入射すると、 Ｒ
ＡＭ（Ｒａｎｄｏｓ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の
ようなディジタル素子の論理が反転するというソフトエ
ラーと呼ばれる現象を引き起こす。このような現象が演
算処理装置を構成するＲＡＭで発生した場合演算処理装
置に重大な支障をきたすことがある。
特に宇宙空間では、高エネルギー粒子の入射催事が高（
、信頼性」：のためにも対策が必要であったＦ記のこと
から、演算処理装置を構成するＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ ｔｌｎｉｔ）にＲＡＭのソフ
トエラーを回避する手段として、 ＥＣＣ（Ｅｒｒｏｒ
ＣｏｒｒｅｃｔｉｏｎＣｏｄｅ）回路を追加して用い
ている。ＥＣＣ回路とはＣＰＵからＲＡＭＩこデータを
書込むときは、その書込みデータに応じた特定パターン
（チエツクピットと呼ぶ）をデータに追加して、 ＲＡ
Ｍに書込む。また、 ＣＰｔ１がＲＡＭのデータを読出
すときは、既にＲＡＭに書込まれているデータとチエツ
クピットを比較し、 ＲＡ−の誤りが訂正可能な場合に
は訂正データをＣＰＵが読出すとともに誤り訂正パルス
を出力しＲＡＭの誤りが訂正不可能な場合には誤りを訂
正しないが、誤り検出パルスを出力するというものであ
る。
、信頼性」：のためにも対策が必要であったＦ記のこと
から、演算処理装置を構成するＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ ｔｌｎｉｔ）にＲＡＭのソフ
トエラーを回避する手段として、 ＥＣＣ（Ｅｒｒｏｒ
ＣｏｒｒｅｃｔｉｏｎＣｏｄｅ）回路を追加して用い
ている。ＥＣＣ回路とはＣＰＵからＲＡＭＩこデータを
書込むときは、その書込みデータに応じた特定パターン
（チエツクピットと呼ぶ）をデータに追加して、 ＲＡ
Ｍに書込む。また、 ＣＰｔ１がＲＡＭのデータを読出
すときは、既にＲＡＭに書込まれているデータとチエツ
クピットを比較し、 ＲＡ−の誤りが訂正可能な場合に
は訂正データをＣＰＵが読出すとともに誤り訂正パルス
を出力しＲＡＭの誤りが訂正不可能な場合には誤りを訂
正しないが、誤り検出パルスを出力するというものであ
る。
第３図は、従来の演算処理装置を示す構成図であり１図
において、（５）はｃｐｕ、 （ｌａ）はＣＰ［Ｉ（５
）から出力されるアドレス信号、（１）はアドレス信号
（Ｌ４）を任意の整数１本を合わせたアドレスバス、
（１０）はアドレスバス（１）の信号を入力したＲＡＭ
、 （２ａ）はＣＰＵ（５）のデータを入出力する第
１の双方向データ信号、（２）は第１の双方向データ信
号を任意の整数ｊ本を合わせた第１の双方向データバス
、 （１３）は第１の双方向データバス（２）の信号を
人出力するＥＣＣ回路、 （６ａ）はＥＣＣ回路（１３
）とＲＡＭ（１０）のデータ信号を人出力する第２の双
方向データ信号、（６）は第２の双方向データ信号（６
ａ）を任意の整数ｊ本を合わせた第２の双方向データバ
ス、 （７ａ）はＥＣＣ回路（１３）とＲＡＭ（１０）
のチェックビット信号を入出力する。双方向チエツクピ
ット信号、（７）は双方向チェックビット信号（７ａ）
を任意の整数に本を合わせた双方向チェックビットバス
、（３）はＣＰＵ（５）がＲＡＭ（１０）にデータの読
出しを指示する読出し信号、（４）はＣＰＵ（５）がＲ
ＡＭ（１Ｇ）にデータの書込みを指示する書込み信号、
（１１）はＥＣＣ回路（Ｉ３）によって第２の双方向
データバス（６）と双方向チェックビットバス（７）の
それぞれの信号から誤りを訂正したとき信号を出力する
誤り訂正パルス信号出力（１２）はＥＣＣ回路（１３）
によって第２の双方向データバス（６）と双方向チェッ
クビットバス（７）のそれぞれの信号から誤りを検出し
たとき信号を出力する誤り検出パルス信号出力である。
において、（５）はｃｐｕ、 （ｌａ）はＣＰ［Ｉ（５
）から出力されるアドレス信号、（１）はアドレス信号
（Ｌ４）を任意の整数１本を合わせたアドレスバス、
（１０）はアドレスバス（１）の信号を入力したＲＡＭ
、 （２ａ）はＣＰＵ（５）のデータを入出力する第
１の双方向データ信号、（２）は第１の双方向データ信
号を任意の整数ｊ本を合わせた第１の双方向データバス
、 （１３）は第１の双方向データバス（２）の信号を
人出力するＥＣＣ回路、 （６ａ）はＥＣＣ回路（１３
）とＲＡＭ（１０）のデータ信号を人出力する第２の双
方向データ信号、（６）は第２の双方向データ信号（６
ａ）を任意の整数ｊ本を合わせた第２の双方向データバ
ス、 （７ａ）はＥＣＣ回路（１３）とＲＡＭ（１０）
のチェックビット信号を入出力する。双方向チエツクピ
ット信号、（７）は双方向チェックビット信号（７ａ）
を任意の整数に本を合わせた双方向チェックビットバス
、（３）はＣＰＵ（５）がＲＡＭ（１０）にデータの読
出しを指示する読出し信号、（４）はＣＰＵ（５）がＲ
ＡＭ（１Ｇ）にデータの書込みを指示する書込み信号、
（１１）はＥＣＣ回路（Ｉ３）によって第２の双方向
データバス（６）と双方向チェックビットバス（７）の
それぞれの信号から誤りを訂正したとき信号を出力する
誤り訂正パルス信号出力（１２）はＥＣＣ回路（１３）
によって第２の双方向データバス（６）と双方向チェッ
クビットバス（７）のそれぞれの信号から誤りを検出し
たとき信号を出力する誤り検出パルス信号出力である。
従来の演算処理装置は上記のように構成されている。次
に動作について説明する。
に動作について説明する。
ｃｐｕ（５）がデータをＲＡＭ（１０）１．：書込む場
合、 ＣＰＵ（５）はアドレスバス（１）からアドレス
信号を出力すると同時に第１の双方向データバス（２）
に書込みデータを出力する。またＣＰＵ（５）は書込み
信号（４）をＲＡＭ（ｔｏ）に出力する。このとき、
ＥＣＣ回路（１３）は入力した第１双方向データバス（
２）のデータに対応したチエツクピットを生成し、デー
タを第２の双方向データバス（６）に出力し、同時にチ
エ’ｙクビットを双方向チェックビ・ットバス（７）に
信号を出力する。ＲＡＭ（１０）は、入力されたアドレ
スバス（’ｌ）の信号と第２の双方向データバス（６）
、双方向チェックビットバス（７）の信号を、 ＣＰＵ
（５）からの書込み信号（４）のタイミングで書込まれ
る。
合、 ＣＰＵ（５）はアドレスバス（１）からアドレス
信号を出力すると同時に第１の双方向データバス（２）
に書込みデータを出力する。またＣＰＵ（５）は書込み
信号（４）をＲＡＭ（ｔｏ）に出力する。このとき、
ＥＣＣ回路（１３）は入力した第１双方向データバス（
２）のデータに対応したチエツクピットを生成し、デー
タを第２の双方向データバス（６）に出力し、同時にチ
エ’ｙクビットを双方向チェックビ・ットバス（７）に
信号を出力する。ＲＡＭ（１０）は、入力されたアドレ
スバス（’ｌ）の信号と第２の双方向データバス（６）
、双方向チェックビットバス（７）の信号を、 ＣＰＵ
（５）からの書込み信号（４）のタイミングで書込まれ
る。
ＣＰＵ（５）がデータをＲＡＭ（１０）から読出す場合
、 ＣＰＵ（５）はアドレスバス（１）によりＲＡＭ（
１０）のアドレスを指定する。またＣＰＵ（５）は読出
し要求を、読出し信号（３）に出力し、 ＲＡＭ（１０
）に要求を与える。アドレスを指定され、読出し要求を
与えられたＲＡＭ（１０）は、アドレスに対応したデー
タ信号とチエツクピット信号を第２の双方向データバス
（６）と双方向チエ・ｌクビットバス（７）に出力する
。第２の双方向データバス（６）と双方向チェックビッ
トバス（７）のそれぞれの信号を入力したＥＣＣ回路（
１３）はＣＰＵ（５）から出力した読出し信号（３）に
より、誤り訂正状態となり第２の双方向データバス（６
）と双方向チェックビットバス（７）のそれぞれの信号
から誤り状態を検出して、誤りがない場合は、第２の双
方向データバス（６）のデータ信号をそのまま、第１の
双方向データバス（２）に出力する。ＣＰＵ（５）はＦ
、ＣＣ回路（１３）で出力した第１の双方向データバス
（２）のデータ信号を読出し、読出し処理を終了する。
、 ＣＰＵ（５）はアドレスバス（１）によりＲＡＭ（
１０）のアドレスを指定する。またＣＰＵ（５）は読出
し要求を、読出し信号（３）に出力し、 ＲＡＭ（１０
）に要求を与える。アドレスを指定され、読出し要求を
与えられたＲＡＭ（１０）は、アドレスに対応したデー
タ信号とチエツクピット信号を第２の双方向データバス
（６）と双方向チエ・ｌクビットバス（７）に出力する
。第２の双方向データバス（６）と双方向チェックビッ
トバス（７）のそれぞれの信号を入力したＥＣＣ回路（
１３）はＣＰＵ（５）から出力した読出し信号（３）に
より、誤り訂正状態となり第２の双方向データバス（６
）と双方向チェックビットバス（７）のそれぞれの信号
から誤り状態を検出して、誤りがない場合は、第２の双
方向データバス（６）のデータ信号をそのまま、第１の
双方向データバス（２）に出力する。ＣＰＵ（５）はＦ
、ＣＣ回路（１３）で出力した第１の双方向データバス
（２）のデータ信号を読出し、読出し処理を終了する。
ここで、ＲＡＭ（１０）の書込みデータが外的要因によ
りビット反転を引き起こすソフトエラーを発生した場合
について説明する。ＲＡＭ（ＩＱ）のデータ信号を読出
され、第２の双方向データバス（６）と双方向チエツク
パス（７）のそれぞれの信号の中に誤りビットを含まれ
る場合で、 ＥＣＣ回路（１３）により誤り訂正可能な
誤りのときは、第２の双方向データバス（６）の信号の
誤りビットを訂正し、訂正したデータを第１の双方向デ
ータばす（２）に出力し、誤り訂正パルスを誤り訂正パ
ルス出力（１１）に信号を出力するしたがって、ＣＰＵ
（５）がＩ’ｌＡＭ（１Ｇ）から読出したデータ信号は
、正常なものとなる。また、 ＥＣＣ回路（１３）によ
り誤り訂正が不可能な誤りのときには、 ＥＣＣ回路（
１３）は誤りを含んだデータの状態で第１の双方向デー
タバス（１）に出力し、誤りを検出したことのみを誤り
検出パルス出力（１２）に信号を出力する。
りビット反転を引き起こすソフトエラーを発生した場合
について説明する。ＲＡＭ（ＩＱ）のデータ信号を読出
され、第２の双方向データバス（６）と双方向チエツク
パス（７）のそれぞれの信号の中に誤りビットを含まれ
る場合で、 ＥＣＣ回路（１３）により誤り訂正可能な
誤りのときは、第２の双方向データバス（６）の信号の
誤りビットを訂正し、訂正したデータを第１の双方向デ
ータばす（２）に出力し、誤り訂正パルスを誤り訂正パ
ルス出力（１１）に信号を出力するしたがって、ＣＰＵ
（５）がＩ’ｌＡＭ（１Ｇ）から読出したデータ信号は
、正常なものとなる。また、 ＥＣＣ回路（１３）によ
り誤り訂正が不可能な誤りのときには、 ＥＣＣ回路（
１３）は誤りを含んだデータの状態で第１の双方向デー
タバス（１）に出力し、誤りを検出したことのみを誤り
検出パルス出力（１２）に信号を出力する。
Ｉ−記の演算処理装置は以上のように構成されているの
で、 ＥＣＣ回路の誤り訂正能力を越える誤りビットの
訂正はできず、 ｃｐｕに誤りデータを読込むことで誤
動作を引き起こすことがあった。一般に。
で、 ＥＣＣ回路の誤り訂正能力を越える誤りビットの
訂正はできず、 ｃｐｕに誤りデータを読込むことで誤
動作を引き起こすことがあった。一般に。
ＲＡＭが１度の外的要因で発生するソフトエラーはほと
んどの場合が単一ピット誤りであることが知られている
。したがって、 ＥＣＣ回路で誤り訂正能力を越えるよ
うな多重ビット誤りは、単一ビット誤りが再び同一アド
レスにソフトエラーを引き起こし誤りビットが蓄積する
ことによって発生する確率が高いことがわかる。つまり
、ＲＡＭＩと発生するソフトエラーの蓄積によって誤動
作を引き起こすという課題があった。
んどの場合が単一ピット誤りであることが知られている
。したがって、 ＥＣＣ回路で誤り訂正能力を越えるよ
うな多重ビット誤りは、単一ビット誤りが再び同一アド
レスにソフトエラーを引き起こし誤りビットが蓄積する
ことによって発生する確率が高いことがわかる。つまり
、ＲＡＭＩと発生するソフトエラーの蓄積によって誤動
作を引き起こすという課題があった。
この発明に係わる演算処理装置は、 ＲＡＭから読出し
たデータに誤りが発生していたとき、そのデータをＥＣ
Ｃ回路で誤り訂正する。このとき２この誤り訂ｉＥデー
タとチェックビットをＲＡＭＩこ再び書込むようにする
ことで、 ＲＡＭには正常データと正常のチエツクピッ
トが書込まれる。このように誤り訂正の度に正常データ
を書込むようにすることで、誤りデータの蓄積を防ぎ、
誤り訂正不能による誤動作を防止したものである。
たデータに誤りが発生していたとき、そのデータをＥＣ
Ｃ回路で誤り訂正する。このとき２この誤り訂ｉＥデー
タとチェックビットをＲＡＭＩこ再び書込むようにする
ことで、 ＲＡＭには正常データと正常のチエツクピッ
トが書込まれる。このように誤り訂正の度に正常データ
を書込むようにすることで、誤りデータの蓄積を防ぎ、
誤り訂正不能による誤動作を防止したものである。
この発明における演算処理装置は、 ｃｐｕがＲＡＭの
データを読出すとき、 ＲＡＭＩこソフトエラーが発生
していて、 ＥＣＣ回路で誤りを訂正されると、この誤
り訂正による誤り訂正データを誤り訂正パルスをトリガ
にして、レジスタに保存し２次に誤りを訂正し正常デー
タとなったレジスタのデータをＣＰＵのデータとすると
同時にレジスタのデータで再びＥＣＣ回路によりチエツ
クピットを付加してＲＡＭ１こ再び書込む。
データを読出すとき、 ＲＡＭＩこソフトエラーが発生
していて、 ＥＣＣ回路で誤りを訂正されると、この誤
り訂正による誤り訂正データを誤り訂正パルスをトリガ
にして、レジスタに保存し２次に誤りを訂正し正常デー
タとなったレジスタのデータをＣＰＵのデータとすると
同時にレジスタのデータで再びＥＣＣ回路によりチエツ
クピットを付加してＲＡＭ１こ再び書込む。
以下、この発明の一実施例について説明する。
第１図において、（１）から（７）、及び（１０）〜（
１３）は上記従来の演算処理装置と全く同一なものであ
る。
１３）は上記従来の演算処理装置と全く同一なものであ
る。
（１６）は第１の双方向データバス（２）のデータ信号
のデータ方向を分離するバストランシーバで、（＋４）
は１−記バストランシーバ（１６）からデータ方向を出
力側に分離した出力データバスで、 （１５）は−上記
バストランシーバ（１６）からデータ方向を入力側に分
離した入力データバスで、 （１７）は−上記出力デー
タバス（１４）の信号を入力し、上記ＥＣＣ回路（１３
）から出力した誤り訂正パルス信号をタイミング信号と
して入力し上記入力データバス（１５）に信号を出力し
たデータレジスタで、 （１ｇ）は−上記ＣＰＵ（５）
から出力した読出し信号（３）と書込み信号（４）を入
力し、またＩ−記ＥＣＣ回路（１３）から誤り訂正パル
ス信号（１１）を入力したタイミング回路と、（８）は
上記タイミング回路（１８）から出力し、上記ＲＡＭ（
１Ｇ）と−上記ＥＣＣ回路（１３）と上記バストランシ
ーバ（１６）に入力したメモリ読出し信号、（９）は上
記タイミング回路（１８）から出力し上記ＲＡＭ（１０
）に入力したメモリ書込み信号である。
のデータ方向を分離するバストランシーバで、（＋４）
は１−記バストランシーバ（１６）からデータ方向を出
力側に分離した出力データバスで、 （１５）は−上記
バストランシーバ（１６）からデータ方向を入力側に分
離した入力データバスで、 （１７）は−上記出力デー
タバス（１４）の信号を入力し、上記ＥＣＣ回路（１３
）から出力した誤り訂正パルス信号をタイミング信号と
して入力し上記入力データバス（１５）に信号を出力し
たデータレジスタで、 （１ｇ）は−上記ＣＰＵ（５）
から出力した読出し信号（３）と書込み信号（４）を入
力し、またＩ−記ＥＣＣ回路（１３）から誤り訂正パル
ス信号（１１）を入力したタイミング回路と、（８）は
上記タイミング回路（１８）から出力し、上記ＲＡＭ（
１Ｇ）と−上記ＥＣＣ回路（１３）と上記バストランシ
ーバ（１６）に入力したメモリ読出し信号、（９）は上
記タイミング回路（１８）から出力し上記ＲＡＭ（１０
）に入力したメモリ書込み信号である。
１−記のように構成された演算処理装置においてＣＰＵ
（５）からＲＡＭ（ｔｏ）にデータを書込む場合は、上
記従来の演算処理装置と同様な動作になる。ただし、Ｃ
ＰＵ（５）から出力する読出し信号（３）と書込み信号
（４）はタイミング回路（１８）に入力され、メモリ読
出し信号（８）とメモリ書込み信号（９）で出力してい
るが、データ書込みの場合は、読出し信号（３）と書込
み信号（４）は、メモリ読出し信号（８）とメモリ書込
み信号（９）に同一の信号が出力される。
（５）からＲＡＭ（ｔｏ）にデータを書込む場合は、上
記従来の演算処理装置と同様な動作になる。ただし、Ｃ
ＰＵ（５）から出力する読出し信号（３）と書込み信号
（４）はタイミング回路（１８）に入力され、メモリ読
出し信号（８）とメモリ書込み信号（９）で出力してい
るが、データ書込みの場合は、読出し信号（３）と書込
み信号（４）は、メモリ読出し信号（８）とメモリ書込
み信号（９）に同一の信号が出力される。
ＣＰＵ（５）がＲＡＭ（１０）のデータを読出す場合、
ＣＰＵ（５）はＲＡＭ（１０）に読出しアドレスをア
ドレスバス（１）により指定する〔第２図の（１）に示
す〕。またＣＰＵ（５）は読出し信号（３）〔第２図の
（３）に示す〕をタイミング回路（１８）に出力する。
ＣＰＵ（５）はＲＡＭ（１０）に読出しアドレスをア
ドレスバス（１）により指定する〔第２図の（１）に示
す〕。またＣＰＵ（５）は読出し信号（３）〔第２図の
（３）に示す〕をタイミング回路（１８）に出力する。
タイミング回路（１８）は上記読出し信号（３）により
メモリ読出し信号（８）に同一の信号を出力する。上記
メモリ読出し信号（８）により、ＲＡＭ（１０）から、
データが第２の双方向データバス（６）にまたチェック
ビットが双方向チェックビットパス（７）に出力される
。 上記メモリ読出し信号（８）はＥＣＣ回路（１３）
を誤り訂正状態するのでＲＡＭ（１３）からの第２の双
方向データバス（６）と双方向チェックビットバス（７
）の信号の誤り訂正するこの第２の双方向データバス（
６）と双方向チェックビットバス（７）のデータ信号に
誤りがない場合は、上記憶２の双方向データバスのデー
タ信号がそのまま第１の双方向データバス（２）に出力
し、ＣＰＵ（５）がデータを読出すことができる。次に
ＣＰＵ（５）がＲＡＭ（１０）からデータを読出すとき
ＲＡＭ（１０）のデータが外的要因による誤りデータが
存在した場合について述べる。まずＲＡＩｌｌ（１Ｇ）
の読出しデータである第２の双方向データバス（６）と
双方向チェックビットバス（７）の信号に誤りが存在し
、 ＥＣＣ回路（１３）に入力されたとき、 ＥＣＣ回
路（１３）で誤り訂正可能な誤りが発生した場合は〔第
２図の（６）、 （７）に示す）、ＥＣＣ回路（１３）
では誤り訂正が行われ誤り訂１Ｅデータが第１の双方向
データバス（２）に出力され、誤り訂正パルス信号出力
（１１）に信号を出力し〔第２図の（１１）に示す。〕
この信号がデータレジスタ（１７）とタイミング回路（
１８）に入力する。バストランシーバ（１６）は、メモ
リ読出し信号（８）が出力しているときは、出力データ
バス（１４）にデータを出力する状態になっている。デ
ータレジスタ（１７）は、バストランシーバ（１６）の
出力状態で得られた第１の双方向データバス（２〉のデ
ータである。誤り訂正データを入力する。 ここでＥＣ
Ｃ回路（１１）で出力した誤り訂正パルス信号出力（］
Ｉ１の信号によりデータレジスタ（１７）は誤り訂正デ
ータを記憶するまたタイミング回路（１８）は、誤り訂
正パルス信号出力（１１）の信号により、メモリ読出し
信号（８）を停止する（第２図の（８）に示す。）これ
によりバストランシーバ（１Ｂ）は、出力データバス（
Ｉ４）にデータを出力する状態から２入力データバス（
１５）にデータを入力する状態に変化し、またＥＣＣ回
路（１３）も、誤り訂正状態からチェックビット生成状
態に変化する。この動作により、データレジスタ（１７
）に記憶された誤り訂正データが、出力データバス（１
５）を通して、第１の双方向データバス（２）に信号を
出力し、 ＣＰＵ（５）とＥＣＣ回路（Ｉ３）に入力さ
れる。またこのとき、 ＥＣＣ回路（１３）は、チェッ
クビット生成状態となっているので、第２のデータバス
（６）に誤り訂正データが出力され、また誤り訂正デー
タに応じたチェックビットデータが双方向チェックビッ
トバス（７）に出力する。 タイミング回路（１８）は
、誤り訂正パルス信号出力（１１）の信号を入力し、一
定時間経過したのち、メモリ書込み信号（９）を出力す
る１第２図の（９）に示す。ｌ Ｊ？ＡＭ（１０）は、
読出しアドレスが指定された状態で、誤りデータを読出
した後誤り訂ｉＥデータを第２の双方向性データバス゛
（６）とそれに対応したチエツクピットを双方向チェッ
クビットバス（７）のそれぞれの誤りのない信号をメモ
リ爬込み信号（９）により、再び書き込まれる。
メモリ読出し信号（８）に同一の信号を出力する。上記
メモリ読出し信号（８）により、ＲＡＭ（１０）から、
データが第２の双方向データバス（６）にまたチェック
ビットが双方向チェックビットパス（７）に出力される
。 上記メモリ読出し信号（８）はＥＣＣ回路（１３）
を誤り訂正状態するのでＲＡＭ（１３）からの第２の双
方向データバス（６）と双方向チェックビットバス（７
）の信号の誤り訂正するこの第２の双方向データバス（
６）と双方向チェックビットバス（７）のデータ信号に
誤りがない場合は、上記憶２の双方向データバスのデー
タ信号がそのまま第１の双方向データバス（２）に出力
し、ＣＰＵ（５）がデータを読出すことができる。次に
ＣＰＵ（５）がＲＡＭ（１０）からデータを読出すとき
ＲＡＭ（１０）のデータが外的要因による誤りデータが
存在した場合について述べる。まずＲＡＩｌｌ（１Ｇ）
の読出しデータである第２の双方向データバス（６）と
双方向チェックビットバス（７）の信号に誤りが存在し
、 ＥＣＣ回路（１３）に入力されたとき、 ＥＣＣ回
路（１３）で誤り訂正可能な誤りが発生した場合は〔第
２図の（６）、 （７）に示す）、ＥＣＣ回路（１３）
では誤り訂正が行われ誤り訂１Ｅデータが第１の双方向
データバス（２）に出力され、誤り訂正パルス信号出力
（１１）に信号を出力し〔第２図の（１１）に示す。〕
この信号がデータレジスタ（１７）とタイミング回路（
１８）に入力する。バストランシーバ（１６）は、メモ
リ読出し信号（８）が出力しているときは、出力データ
バス（１４）にデータを出力する状態になっている。デ
ータレジスタ（１７）は、バストランシーバ（１６）の
出力状態で得られた第１の双方向データバス（２〉のデ
ータである。誤り訂正データを入力する。 ここでＥＣ
Ｃ回路（１１）で出力した誤り訂正パルス信号出力（］
Ｉ１の信号によりデータレジスタ（１７）は誤り訂正デ
ータを記憶するまたタイミング回路（１８）は、誤り訂
正パルス信号出力（１１）の信号により、メモリ読出し
信号（８）を停止する（第２図の（８）に示す。）これ
によりバストランシーバ（１Ｂ）は、出力データバス（
Ｉ４）にデータを出力する状態から２入力データバス（
１５）にデータを入力する状態に変化し、またＥＣＣ回
路（１３）も、誤り訂正状態からチェックビット生成状
態に変化する。この動作により、データレジスタ（１７
）に記憶された誤り訂正データが、出力データバス（１
５）を通して、第１の双方向データバス（２）に信号を
出力し、 ＣＰＵ（５）とＥＣＣ回路（Ｉ３）に入力さ
れる。またこのとき、 ＥＣＣ回路（１３）は、チェッ
クビット生成状態となっているので、第２のデータバス
（６）に誤り訂正データが出力され、また誤り訂正デー
タに応じたチェックビットデータが双方向チェックビッ
トバス（７）に出力する。 タイミング回路（１８）は
、誤り訂正パルス信号出力（１１）の信号を入力し、一
定時間経過したのち、メモリ書込み信号（９）を出力す
る１第２図の（９）に示す。ｌ Ｊ？ＡＭ（１０）は、
読出しアドレスが指定された状態で、誤りデータを読出
した後誤り訂ｉＥデータを第２の双方向性データバス゛
（６）とそれに対応したチエツクピットを双方向チェッ
クビットバス（７）のそれぞれの誤りのない信号をメモ
リ爬込み信号（９）により、再び書き込まれる。
ただしＥＣＣ回路（１３）で誤りを訂正できないような
ＲＡＭ（ｔｏ）に誤りが存在した場合は、従来技術と同
様に誤り検出パルス信号（１２）を出力し、第２の双方
向データバス（６）の誤りデータのままを第１の双方向
データバス（２）に出力し、 ＣＰＵ（５）は、誤りデ
ータを読出してしまう。
ＲＡＭ（ｔｏ）に誤りが存在した場合は、従来技術と同
様に誤り検出パルス信号（１２）を出力し、第２の双方
向データバス（６）の誤りデータのままを第１の双方向
データバス（２）に出力し、 ＣＰＵ（５）は、誤りデ
ータを読出してしまう。
以上のようにこの発明によれば、 ＲＡＭに発生するソ
フトエラーの誤りをＣＰＵがＲＡＭのデータ読出し期間
中に、誤りを訂正して正常データと正常チエ・ツタビッ
トをＩｉｌＡＭに再び書込むように構成したので誤りビ
ットの蓄積で発生する誤り訂正不能による誤動作を防＋
ｈすることができ、またＣＰＵの読出し期間中に誤りを
訂正し、 ＲＡＭに再書込みを行うように構成したので
、演算処理装置のソフトエラーに影響を及ぼさず、また
処理時間も従来のままで信頼性の高いものが得られると
いう効果）（ある。
フトエラーの誤りをＣＰＵがＲＡＭのデータ読出し期間
中に、誤りを訂正して正常データと正常チエ・ツタビッ
トをＩｉｌＡＭに再び書込むように構成したので誤りビ
ットの蓄積で発生する誤り訂正不能による誤動作を防＋
ｈすることができ、またＣＰＵの読出し期間中に誤りを
訂正し、 ＲＡＭに再書込みを行うように構成したので
、演算処理装置のソフトエラーに影響を及ぼさず、また
処理時間も従来のままで信頼性の高いものが得られると
いう効果）（ある。
第１図はこの発明の一実施例による演算処理装置を示す
構成図、第２図は一実施例のタイミングを説明するタイ
ミング図、第３図は従来の演算処理装置を示す構成図で
ある。 図において、 （１）はアドレスバス、 （２）は第１
の双方向データバス、（３）は読出し信号、（４）は書
込み信号、（５）はＣＰＵ、 （６）は第２の双方向デ
ータバス、 （７）は双方向チェックビットパス、（８
）はメモリ読出し信号、（９）はメモリ書込み信号、
（１０）はＲＡＭ、 （１１）は誤り訂正パルス信号出
力、 （１２）は誤り検出パルス信号出力、（１３）は
ＥＣＣ回路、 （１４）は出力データバス（Ｉ５）ハ入
力データバス、 （１６）はバストランシーバ（１７）
はデータレジスタ、 （１ｇ）はタイミング回路である
。
構成図、第２図は一実施例のタイミングを説明するタイ
ミング図、第３図は従来の演算処理装置を示す構成図で
ある。 図において、 （１）はアドレスバス、 （２）は第１
の双方向データバス、（３）は読出し信号、（４）は書
込み信号、（５）はＣＰＵ、 （６）は第２の双方向デ
ータバス、 （７）は双方向チェックビットパス、（８
）はメモリ読出し信号、（９）はメモリ書込み信号、
（１０）はＲＡＭ、 （１１）は誤り訂正パルス信号出
力、 （１２）は誤り検出パルス信号出力、（１３）は
ＥＣＣ回路、 （１４）は出力データバス（Ｉ５）ハ入
力データバス、 （１６）はバストランシーバ（１７）
はデータレジスタ、 （１ｇ）はタイミング回路である
。
Claims (1)
- 複数のアドレス信号を合わせてアドレスバスとし、また
複数の双方向データ信号を合わせて第１の双方向データ
バスとし、また読出し信号と書込み信号を出力としたＣ
ＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）
と、上記アドレスバスを接続して新たな複数の双方向デ
ータ信号を合わせた第２の双方向データバスを接続し、
また複数の双方向チェックビット信号を合わせた双方向
チェックビットバスを接続し、また上記第２の双方向デ
ータバスの信号方向を決定するメモリ読出し信号とメモ
リ書込み信号を入力したＲＡＭ（ＲａｎｄｏｍＡｃｃｅ
ｓｓＭｅｍｏｒｙ）と、上記ＣＰＵと接続しているデー
タバスを接続し、また上記ＲＡＭと接続している第２の
双方向データバスを接続し、また上記ＲＡＭと接続して
いる双方向チェックビットバスを接続し、また上記ＲＡ
Ｍに入力しているメモリ読出し信号を入力し、また誤り
訂正信号を出力する誤り訂正パルス信号と誤り検出信号
を出力する誤り検出パルス信号を出力する、ＥＣＣ回路
と、上記ＣＰＵと上記ＥＣＣ回路に接続されている第１
の双方向データバスを接続し、また上記双方向の第１の
データバスを分離した出力データバスと入力データバス
を接続した上記メモリ読出し信号を入力したバストラン
シーバと、上記バストランシーバに接続している出力デ
ータバスと入力データバスを接続し、また上記ＥＣＣ回
路から出力した上記誤り訂正パルス出力の信号を入力し
たデータレジスタと、Ｅ記ＣＰＵから出力した上記読出
し信号と上記書込み信号を入力し、また上記ＥＣＣ回路
から出力した上記誤り訂正パルス出力の信号を入力し、
また上記ＲＡＭと上記ＥＣＣ回路と上記バストランシー
バにメモリ読出し信号を出力し、また上記ＲＡＭにメモ
リ書込み信号を出力したタイミング回路を備えたことを
特徴とする演算処理装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316985A JPH02162444A (ja) | 1988-12-15 | 1988-12-15 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316985A JPH02162444A (ja) | 1988-12-15 | 1988-12-15 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162444A true JPH02162444A (ja) | 1990-06-22 |
Family
ID=18083133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316985A Pending JPH02162444A (ja) | 1988-12-15 | 1988-12-15 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162444A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111104243A (zh) * | 2019-12-26 | 2020-05-05 | 江南大学 | 一种低延迟的双模lockstep容软错误处理器系统 |
-
1988
- 1988-12-15 JP JP63316985A patent/JPH02162444A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111104243A (zh) * | 2019-12-26 | 2020-05-05 | 江南大学 | 一种低延迟的双模lockstep容软错误处理器系统 |
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