JPH0216631A - セル・スタック - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は全般的にディジタル信号処理の為の可変のデ
イジット幅を持つ電子回路を構成するのに特に役立つセ
ル・スタック・アーキテクチュアに関する。更に具体的
に云えば、この発明は妥当な限界内の任意のデイジット
規模に対するデイジット直列動作を実行する為に、多数
のセル・スタックを容易に組立てることが出来る様に、
計算回路素子のライブラリから多数の基本セル・スタッ
クを構成することが出来る様にするセル・スタック・ア
ーキテクチュアに関する。対応するセル・スタック・ラ
イブラリから作られたセル・スタック配列を使って、広
い範囲に及ぶディジタル信号処理の用途に対処する。

この発明を正しく理解するには、ビット直列及びデイジ
ット直列ディジタル信号処理（ＤＳＰ）アーキテクチュ
アを理解しなければならない。ビット直列の計算では、
データ・ストリームが、完全並列アーキテクチュアの様
に全部−度にではなく、−度に１ビツトずつ、種々の計
算素子に到着する。ビット直列アーキテクチュアは、各
々の基本クロック・サイクルで１ビツトの出力を発生す
る。ビット直列アーキテクチュアの利点は、構成するの
も、設計するのも非常に簡単であると共に、それが集積
回路装置で占める「チップの不動産」が極く少ないこと
である。ビット直列アーキテクチュアは、待ち時間が長
いと云う欠点を持つだけでなく、バイブライン遅延待ち
期間が過ぎた後でも、スルーブツトが低いと云う欠点を
持つものと考えられている場合が多い。

この発明では、任意の所定のディジタル信号処理の問題
では、スルーブツト並びにチップの不動産の点で最適の
結果を得るには、実際には、直列計算及び並列計算の両
方の考えを取入れたアーキテクチュアが必要であること
が判った。この目的の為、この発明では、一般的に、最
適の設計にはデイジット直列アーキテクチュアの回路設
計を利用する必要があることが証明された。こう云う設
計では、ビットは、２．３．４．５．６又は更に多くの
ビットを持つデイジットにまとめられ、これらの「並列
」デイジットが直列形式で処理される。即ち、デイジッ
ト直列アーキテクチュアでは、データ・ワードが、一定
の、但し最初は任意の幅を持つ多数のデイジットに分割
される。回路内での算術データの流れは、デイジット幅
を持つ信号線を介して行なわれ、最下位デイジットを最
初にして伝搬する。従って、データは一度に１デイジツ
トずつ、各々の演算装置（ｏｐｅｒａｔｏｒ）に直列に
到着する。算術論理演算装置がこのデータに対してデイ
ジット直列の計算を行ない、デイジット直列出力を発生
する。このアーキテクチュアを十分に開発する為には、
ある妥当な最大値、例えば、ＮＭＡＸまでの任意のデイ
ジット幅に対処することが必要である。典型的にはＮＭ
ＡＸは１２又は１６であるが、それに制限されない。然
し、１つ又は更に多くの集積回路チップに構成すべき特
定の信号処理装置に対して最適のデイジット幅が一旦決
定されたら、そのチップに登場する回路部品に対するデ
イジット幅は一定にする。

デイジット直列処理の業務を実施する回路チップを設計
する時、一般的に「シリコン・コンパイラ」と呼ぶハー
ドウェア及びソフトウェアの組合せを用いることが非常
に望ましくなった。一般的に、シリコン中コンパイラの
役割は、演算装置から特定された信号処理機能を受取り
、こう云う仕様から複数個の集積回路マスクを作って、
それを正しい順序で、そして一般的に受入れられている
集積回路処理方法に従って用いた時、所定の半導体技術
及びアーキテクチュアで特定された信号処理機能を実現
した電子式集積回路チップを作る様にすることである。

こ＼で問題となるアーキテクチュアは、直列アーキテク
チュア、更に特定して云えば、デイジット直列アーキテ
クチュアである。

演算装置が高水準代数式の形で信号処理機能を特定し、
シリコン・コンパイラがそれを受取って、それに作用し
て、特定された高水準代数機能を実現した電子式集積回
路チップを発生する様に作用するマスクの組を作る様な
シリコン・コンパイラが存在している。

こう云う目的を実現する為には、所望のデイジット寸法
と同じ幅のデータに対する動作を実行し得る様なセルの
ライブラリがシリコン・コンパイラに利用出来ることが
必要である。シリコン・コンパイラがこう云う目的を実
現することが出来る様にする為には、こう云うデイジッ
ト直列動作を実現するのに必要な基本セルのライブラリ
は大きすぎてはならない。従って、この発明は、任意の
デイジット寸法に対する演算装置を発生する為に、ビッ
ト・スライスをスタックにすることによって達成される
セル・スタック構成方式を取上げる。

更に具体的に云えば、この発明は、シリコン・コンパイ
ラに対するセル・ライブラリとして、演算装置によって
特定される妥当な任意のデイジット寸法に対するデイジ
ット直列演算装置をコンパイラが構成することが出来る
様にするセル・ライブラリを形成することを目的とする
。

上に述べた様に、適当なデイジット寸法を選択する演算
装置により、実際にスループット及びチップ寸法の制約
を最適にすることが出来る。然し、この発明は特にシリ
コン・コンパイラに対するセル・ライブラリの構成に関
するものであるが、この発明は、こ−で説明する設計基
準を用いたシリコン・コンパイラ等によって作られたマ
スクから発生されるセル・スタック自体をも対象とする
ことを承知されたい。

直列計算それ自体は新しい考えではない。ビット直列の
設計は、特にシリコン・コンパイラを用いてチップを自
動的に作る為の手段として研究されて来た。このような
コンパイラとしては、１９８５年にマサチューセッツ州
のアジソン・ウニズリ−・パブリッシング・カンバニイ
・インコーホレーテッドから出版されたｒＶＬｓＩ信号
処理：ビット直列方式」と云う本に説明されているＦＩ
ＲＳＴコンパイラがある。ＣＡＴＨＥＤＲＡＬがもう１
つのこの様なシリコン・コンパイラであり、例えばＩＥ
ＥＥジャーナル・オブ・ソリッド・ステート・サーキッ
ツ誌、５Ｃ−２１巻第１号（１９８６年２月号）第７３
頁乃至第８５頁所載の論文「計算機支援設計装置を用い
たシステム仕様から回路配置へのＶＬＳＩ　　ＰＣＭ−
ＦＤＭ）ランスマルチプレクサの注文設計」に記載され
ている。

もう１つのシリコンφコンパイラが、ＩＥＥＥプロシー
ディングズ・スペシャルφイシューΦオン・ハードウェ
ア・アンド・ソフトウェア・フォーφディジタル・シグ
ナル・プロセッシング誌、第７５巻第９号（１９８７年
９月号）所載の発明者他の論文「ディジタル信号処理用
のシリコン・コンパイラ：方法論、実施及び応用」に記
載されている。

ビット直列設計方式を改良する試みもなされている。例
えば、アーウィン及びオーエンスは、コンビ二−タ誌１
９８７年４月号第６１頁乃至第７３頁所載の［ペースト
アップ・システムによって例証されるデイジット−パイ
プライン形算術演算：個人指導形」と云う論文に、変形
ビット直列方式を説明している。別の変形ビット直列方
式が、プロシーディングズ・オブ・ＩＣＡＳＳＰ誌８７
、第５４３頁（１９８７年４月号）所載のＳ、　Ｇ。

スミス他の論文「ビット直列アーキテクチュアの計算ス
ルーブツトを高める方式」に記載されている。ビット直
列方式の更に別の変形が、プロシーディングズ・オブ・
ジＩＥＥＥ誌、Ｅ部門（１９８６年ｌθ月付）に提出さ
れたＳ、　Ｇ、スミス及びＰ、　　Ｂ、デンヤーの論文
「ビット直列計算用の基数４モジユール」に記載されて
いる。直列計算方法が、クルーア・プレスから出版され
た（１９８７年）スミス及びデンヤーの著書にも記載さ
れている。即ち、ビット直列計算の欠点はそのスルーブ
ツトが比較的低いことであることが一般的に認識されて
いる。然し、純並列計算方法は、スループットを高くす
ることが出来るが、チップ面積の点で非常に高価になる
。前に引用した論文には、デイジット直列アーキテクチ
ュアを使う時の折衷案がときたま述べられている。特に
デンヤー及びスミスの論文は、２ビツト幅のデータ通路
を考えている。２ビツト幅の直列データ通路を使う別の
方式は、前に引用したアーウィン及びオーエンスの論文
に取上げられている。然し、この方式は、最上位デイジ
ットを最初にする冗長データ表示を使うものである。こ
の為、その計算素子は基本的に他の直列計算方式と異な
る。最上位デイジットが最初の設計の考え方は、ビット
パスライス作用には容易になじまず、従って、その設計
アーキテクチュアをデイジット幅が一層大きい場合に旨
く拡張することが出来るかどうかは明らかではない。

従って、現在直列計算の分野で費されている努力は、２
ビツト幅のデータ通路の場合を対象とするものであって
、全般的な問題を取上げるものではないと思われる。然
し、デイジット幅を容易に変えられる様にし、こうして
多数の異なるデイジット幅に対し、空間の利用とスルー
ブツトとの兼合いを調べることが出来る様にすることが
極めて望ましい。更に、理論的及び実験的なデータによ
ると、一般的に、デイジット幅が４乃至８と云う範囲の
一層大きい場合に、チップ面積の最も効率のよい使い方
が出来ることが判った。これは、直列計算技術で従来考
えられていなかった最適の状況である。

発明の要約 この発明の好ましい態様では、デイジット直列ディジタ
ル回路装置に対するセル・スタックが、キャップ・セル
と、１ビツトの直列動作を実行し得る複数個の動作セル
と、制御セルとで構成される。キャップ・セル、動作セ
ル及び制御セルが垂直スタックに配置されていて、各セ
ルは大体同じ幅であって、セル・スタック全体の幅を定
める。

キャップ・セルは、電源の片側からの電力を動作セル及
び制御セルに供給すると共に、電源の片側から、隣合せ
に配置されたセル・スタックに給電する手段となる様に
構成され・ている。制御セルは電源の２番目の側からの
電力を動作セルに供給すると共に、隣合せに配置された
セル・スタックに給電する手段となる様に構成されてい
る。この発明の好ましい実施例では、制御セルが制御回
路を持っていて、動作セルによって実行される動作を制
御する為に、少なくとも１つのタイミング及び／又は制
御信号を受取る様に作用し得る。セル・スタックの高さ
は、特定されたどんなデイジット寸法の場合も略一定で
ある。セル・スタックは、デイジット直列の加算、減算
、補数を求めること及び種々の論理動作の様な動作を行
なう様に構成することが出来る。セル・スタックは、個
々のセル・スタックと同じ高さを持つ配列に容易に接続
することが出来る。セル・スタックの配列が、デイジッ
ト直列の乗算の様な動作を実行する様に構成される。こ
の発明のセル・スタックは、種々の半導体技術によって
容易に実現することが可能であり、設計の融通性及び配
置の効率の点で重要な利点を提供する。

従って、この発明の目的は、シリコン・コンパイラに対
するセル・ライブラリを提供することである。

この発明の別の目的は、デイジット直列計算装置の設計
を容易にすることである。

この発明の別の目的は、その回路が集積回路チップ装置
で使う面積が少量になると云う意味で、効率のよいディ
ジタル信号処理回路を作ることである。

この発明の別の目的は、演算及び論理動作のライブラリ
を形成する様に一緒に配置することが出来る様な、少数
の演算セル及びセルのスタックを設計することが出来る
様にすることである。

この発明の別の目的は、任意の所望のデイジット寸法を
持つディジタル信号処理回路を設計することが出来る様
にすることである。

この発明の目的は、最適のデイジット幅を持つディジタ
ル信号処理回路を設計出来る様にすることである。

この発明の別の目的は、直列ディジタル・アーキテクチ
ュアのスルーブツトを高めることである。

最後に、これに限らないが、この発明の目的は、集積回
路装置に使う直列演算装置の設計を容易にすることであ
る。

この発明と考えられる内容は特許請求の範囲に具体的に
且つ明確に記載しであるが、この発明の構成、作用及び
その他の目的並びに利点は、以下図面について説明する
所から、最もよく理解されよう。

第１図は、この発明の１実施例のセル・スタック構造を
ブロック図で示す。具体的に云うと、セル・スタック１
０が、セルの垂直スタックの一番上に配置されたキャッ
プ・セル１２を持つことが判る。垂直スタックの底に、
制御セル１４がある。

キャップ・セル１２と制御セル１４の間に複数個（ｎ個
）の動作セル１６が配置されている。動作セルの数は、
選ばれたデイジット寸法に関係することが判る。各々の
動作セル１６が、１種類又は更に多くの１ビット動作を
実行する様に作用し得る０キヤツプφセル１２、動作セ
ル１６及び制御セル１４が垂直スタックとして配置され
ており、各々のセルは大体同じ幅である。キャップ・セ
ル１２を用いてｖＳＳ電力母線を通し、若干の配送接続
を行なう為に使うことが出来る。制御セル１４がＶＤＤ
電力母線を通す。これらの電力母線は典型的には、セル
・スタック１０を設けたチップに対してなされる電力接
続部からの極性の異なる電力導体であるのが典型的であ
る。キャップ・セル及び制御セルは、隣合せに配置され
たセル・スタックが電源の所望の導体に接続される様に
、隣合せに配置されたセル・スタックを接続する連続的
な導電通路を作ることが出来る様に構成することが好ま
しい。制御セル１４が典型的には、桁上げ信号を遅延さ
せ並びにリセットするとか、クロック信号のバッファ作
用及び反転するとかのタスクを実行すると共に、この他
の任意の必要な論理制御作用を行なう。一般的に、各々
の制御セルの機能はセルΦスタック毎に変わる。

第１図に示す基本的な形式に従う全てのセル・スタック
では、スタックの高さは一定である。即ち、Ａ及びＢが
この様な２つのセル・スタックであるとすると、スタッ
クＡ及びＢに対する制御セルは高さが等しい。同様に、
スタックＡ及びＢのビット・スライス（動作セル区域）
は高さが等しく、キャップ・セルも同じである。セル・
スタックの幅はセル・スタックの機能が異なれば、異な
っていてよい。この構造の結果、全てのｎビット・デイ
ジット直列演算装置のセル・スタックの全体の高さは同
じである。あるセル・スタックの高さは次の式で表わさ
れる。

全体の高さ−（キャップ・セルの高さ）＋（ｎ個のスラ
イスの高さ） ＋（制御セルの高さ） 更に、電力信号及びクロック信号は、制御セル及びキャ
ップ・セル内の標準的な場所にあることが好ましいが、
隣合せに配置されたセル・スタックの間で釣合った接続
を行なう。この為、セル・スタックは、同じ高さを持つ
セル・スタックの列として、横に並べて配置することが
出来る。然し、隣合せに配置されたセル・スタックの間
に小さな配送（ｒｏｕｔｉｎｇ　）通路を設けることも
可能である。

効率のよい標準的なセルの配置及び配送方法を用いて、
セルの配置及び配送が出来る様に、こう云うことが出来
ることが望ましい。

第１図ではキャップ・セルが垂直スタックの一番上に配
置されていて、制御セルが同じスタックの底に配置され
ているが、これがこう云う異なる３８類のセルを１つの
スタック内に配置する唯一の方法ではないことに注意さ
れたい。然し、これが好ましい実施例である。しかしな
がら、制御セル及ヒキャップ・セルの配置を入替えても
、この発明を実施するのに重大な影響がないことに注意
されたい。単に第１図に示すスタック・セルを倒立位置
に配置することにより、同様な目的を達成することも出
来る。然し、この場合、スタックの片側から反対側への
全般的な信号の流れの通路が逆になる。実際、この逆転
が、全体的な信号の流れの通路がジグザグ形でチップ上
に設けられている様な全体的なチップの配置では、有利
になることがある。

この発明の特定の実施例が第２図に示されている。第２
図は、４ビツト・デイジット直列加算器に対するセル・
スタックのブロック図である。特に、キャップ・セル１
２が電力母線２２を持つことが判る。この母線は、隣合
ったセル・スタックを容易に接続すること共に、動作セ
ル１６及び制御セル１４に電力を供給する様に構成され
ている。

同じく、キャップ・セル１２がクロック線２６を持って
いるが、これも隣合うセルに容易に供給することが可能
であると共に、動作セル１６の各々にクロック・タイミ
ング信号を供給する様に作用し得る。制御セル１４がＶ
ＤＤ電力母線導体２４を持つことが判る。この導体は隣
合ったセル・スタックに容易に接続することが出来る。

電力母線２４は、電力母線２２とは反対の極性の電力を
動作セル１６に供給する。

図示の特定の実施例では、４ビツト・デイジット直列加
算器を表わしている。特に、各々の動作セル１６が、デ
イジット直列人力Ａ１及び鮪を受取る全加算器２８を持
っている。こ＼でｉは０から３までゾある。各々の全加
算器２８の出力が遅延ブロック３２に供給され、その出
力が、図示の様に、Ｘ　ＯＵ　Ｔｏ乃至Ｘ０ＵＴ３と記
した線にデイジット直列出力データを供給する。全加算
器２８からの桁上げ出力信号が次に上位ビットに対する
入力として供給される。各々の動作セルが同じであるこ
とに注意されたい。更に、各々の動作セルが個別にビッ
ト動作を行なうが、それらを併せたものとして、これら
のセルが４ビツト・デイジット直列加算を行なうことに
注意されたい。

第２図に示すデイジット直列加算器は、桁上げ情報（デ
イジット・レベルの）の流れを制御する様に特別に構成
した制御セル１４をも含む。特に、制御セル１４が制御
信号情報を受取り、それがインバータ３８によって反転
されて、アンド・ゲート３６に供給され、このゲートが
入力信号Ａ３及びＢ３を受取る全加算器２８からの上位
デイジット桁上げ信号をも受取る。動作について説明す
ると、制御部分がデイジットの最上位ビットからの桁上
げ信号を供給し、それを遅延ブロック３４で１サイクル
遅延させ、それを次のクロックサイクルで最下位デイジ
ット・ビットに戻す。必要であれば、それを０にリセッ
トする。下位デイジット・ビット位置に対する桁上げ信
号は、各々のデータ・ワードの初めに０にリセットされ
る。このリセット動作が第２図のＣ０ＮＴＲ０Ｌと記し
た特別信号線によって制御されるが、それは各々のデー
タ・ワードの最後のデイジットでだけ高である。

一般的に、データ・ワードが何れも寸法ｎを有する複数
個のデイジットに分割される。例えば、ワード寸法がＷ
であり、デイジット寸法がｎであれば、一般的に夫々Ｗ
ビットの２ワードの加算を行なう為に、情報は加算器の
セル・スタックの中をＷ／ｎ回通過する。第２図で、桁
上げ信号２１は、セル・スタック内に設けられる場合が
示されているが、隣合せに配置されたセル・スタックの
間の配送チャンネルに設けてもよいことに注意されたい
（後で第３図について説明する参照数字４５の所を参照
されたい）。

第２図で、データ信号が左側から供給され、セル・スタ
ックの右側から出力が取出されることに注意されたい。

然し、ビット動作セルを逆の配置にして、データ信号を
左向きにしてもよいことに注意されたい。実際、同じチ
ップで両方の種類のセル・スタックを用いるのが望まし
いことがある。

即ち、この発明を用いた所定のチップで、データ信号は
所定のセル・スタック内で、左から右又は右から左の何
れかに流れる場合に制限されない。

然し、隣合せに配置されて接続されたセル・スタックの
間では、一般的に流れの方向が一貫していることが望ま
しい。

第３図は、この発明による複数個のセル・スタック１０
を組立てたセル・スタック配列５ｏを示す。特に第３図
はこの発明のある利点を示している。具体的に云うと、
比較的小さいセル・スタック演算装置のライブラリから
の異なるセル・スタック１０は、隣合った場所に容易に
構成されることが判る。電力母線２２．２４が隣合った
セル・スタック１０の間で容易に接続されることが判る
。

クロック信号２６も同様である。更に、クロック信号線
２６がキャップ・セル１２にあるものとして示されてい
るが、クロック信号線を制御セル１４に設けることも可
能である。

この発明のセル・スタックの形式の特別の利点は、セル
・ライブラリが、異なるデイジット寸法に対し、多数の
異なるセル・スタック演算装置を含み且ついつも持って
いなくてもよいことである。

単にスタックの高さを変えると共に、適当な数のビット
Φスライス動作セル１６を入れることにより、デイジッ
ト寸法が完全に制御し得る。この為、この発明の形式は
、配置の効率を犠牲にせずに、極めて融通性のある設計
になる。

第３図の配列５０に示した各々のセル・スタックが実際
には異なる種類のデイジット直列演算装置で構成されて
いてもよいことに注意されたい。

従って、第３図には一定の幅の場合を示したが、セル◆
スタックは典型的には幅が異なる。それでもセル・スタ
ックの高さは略一定である。データを１つの演算スタッ
クから次の演算スタックへ直接通過させることがある様
な信号処理の用途では、セル・スタックを突合せに配置
することが可能である。然し、セル・スタックの間で信
号線及び制御信号線の配送をやり直すことが望ましい様
な場合には、隣合ったセル・スタックの間に配送チャン
ネル４５を用いることが望ましい。例えば、第２図に示
す信号線２１が、動作セルの中に配置されるのではなく
、実際にはこう云う１つの配送チャンネル内に配置され
ていてもよい。この場合、信号線２１用の２つの場所の
どちらを選ぶかは、設計事項である。第３図ではスタッ
クが垂直向きであるが、隣合せのスタックを水平に互い
に上下に配置することも可能である。

第４図はこの発明のセル崇スタックの別の形式を示す。

ブロック図で示したこの形式は、前に述べた第１図に示
す形式と同様である。然し、第４図に示す形式は、ビッ
ト直列乗算を行なう場合に特に使い易い。具体的に云う
と、第４図では、１ビツト当たり１つの動作セルを設け
る代りに、２つのセルＣ＋　　（形式１）及びり、（形
式２）を用いている。セルＣ２及びＤｌは、第４図に示
す様に、異なるスタックの位置でスタックの別々の群内
に配置されている。セルＤ、が信号のインターリーブ（
再配送）を行なうスタックの群（第５図参照）を形成し
、これに対してセルＣ１（形式１）が１ビット動作を行
なう。これは、形式１のビット・スライスの高さｈｌに
形式２のビット・スライスの高さｈ２を加えたものが、
標準的な形式の演算セルの高さＨに等しくなる様に、即
ち、Ｈ−ｈ、　十ｈ２となる様にすることによって達成
される。この様なインターリーブ形データ線パターンの
特定の１つの形式が、第５図に示されている。

例えば、１対の１２ビツト・データ・ワードに対する掛
算器を構成する場合、第４図に示す様な１２個のセル・
スタックを用い、第３図に示した様に隣合せに配置して
、乗算機能を遂行することが出来る。乗算機能に於ける
信号の配送は、第５図に略示する様に、ビット信号線の
適当なインターリーブによって達成される。即ち、１つ
のセル・スタック内で、２形式の動作セル（形式１及び
形式２）を用いることが可能である。それでも、隣合せ
に配置されたセル・スタックの間でスタックの高さは同
じま〜である。第４図及び第５図に示す様な形式２の動
作セル１７が存在することを考慮して、動作セルの数を
増やす様に、もとの設計を変更するだけである。

第６図は、第２図にブロック図で示した様な４ビツト・
デイジット直列動作を実行する為に用いられる実際のセ
ル・スタックを示す。然し、第６図は例に過ぎず、図示
の電子回路に存在する細部並びに尺度の為、図面に示す
のは、存在する接続部、配置及びトランジスタを全体と
して略示するに過ぎないことに注意されたい。特に、図
示のセル・スタックは、加算だけでなく、減算、補数を
求めること及び比較動作をも遂行する。それでも、キャ
ップ・セル１２、制御セル１４及び動作セル１６が第６
図に示す構造内ではっきりと見える。

第７図はこの発明の別の実施例を示す。具体的に云うと
、第７図は遅延機能を実現するデイジット直列演算装置
に対するセル・スタックの形式を示す。この特定の実施
例では、制御セル１４の一部分は、制御セルの区域内に
拡がる余分の動作セルに譲られる。これは、セル・スタ
ック動作が遅延である様な図示の場合に望ましいことで
ある。

然し、この様な場合、制御セル回路は一般的に簡単であ
って、他の場合に割当てられている様な制御セル区域全
部を必要としない。

基本的なセル・スタック・ライブラリから作られる回路
は大部分が自己制御である。一般的に、必要なことは、
各々のセル・スタックが各々の新しいデータ・ワードが
いつ始まるかＶ判ることだけである。待ち時間の為に、
データ・ワードの初めの時刻が、回路内のセル・スタッ
ク毎に変化するから、各々のセル・スタックには異なる
時刻にデータψワードの初めを知らせなければならない
。

この機能を達成する為、チップにある制御部は一般的に
、マスク・コントローラ・セル中スタックに集約する。

このセル・スタックは、標準的な形式に従うビット・ス
ライスで構成される。マスタΦコントローラ・セル・ス
タックがマスク制御と呼ばれる１個の入力を受取る。こ
のマスク制御は、チップに対する直接的な入力であって
もよいし、或いは内部のどこかで発生してもよい。この
マスク制御信号が、各サンプルの１クロツク・サイクル
（普通は最上位デイジットであるが、場合によっては最
下位デイジットであってもよい）の間−般的に高であり
、他の時は低である。更に、あるセルは遅延時間が異な
る２つ以上の制御信号を受取ってもよい。マスク・コン
トローラ・スタック自体がこの信号の遅延版を発生する
。遅延版は、高のサイクルの時刻がずれる以外は、入力
と同じである。この時、適当に遅延させたマスク制御信
号がチップにある各々のセル・スタックに配送される。

ワード寸法がＷであり、デイジット寸法がｎであれば、
この信号の周期性の為、マスク制御信号はＷ／ｎ個だけ
別々にある。典型的な場合、Ｗ−１６、ｎ−４である。

この場合、チップに対して４個のマスク制御信号だけが
配送される。従って、制御作用を集約したことに対して
明渡される回路内のオーバーヘッドは極く少ない。

この発明のセル・スタック・アーキテクチュアによれば
、サブセルの基本的なライブラリからソフトウェアによ
って容易に組立てられるセルのライブラリを構成するこ
とが可能であることを説明した。セル・スタックは、任
意のデイジット幅に対する全範囲のデイジット直列演算
装置を持つ。

然し、一般的には、デイジット幅を１６より大きくする
ことは賢明ではない。これは、この様なセルから組立て
た回路の配送に大きなコストがか＼るからである。基本
の形式の変更は、場合によっては、この様にして構成さ
れたセル・スタックが、標準的な形式に従うセル・スタ
ックと正しく突合せにならないことを意味することがあ
る。然し、隣合つたセル・スタックの間のチャンネルに
、それを補正する配送を設けることによって、この問題
に対処することが出来る。使われる最も重要な変更は、
１つのビット・スライス当たり１つの動作セルを設ける
代りに、演算装置の各スライスが２つの異なるセルで構
成されることであるが、その場合でも、２つのサブセル
の高さの和が、標準的な形式に於けるビットφスライス
・セルの高さと等しくなる様な形にする。この例が、前
に述べた乗算器としての演算セル・スタックである。

以上説明した所から、この発明のセル・スタック・アー
キテクチュアがシリコン・コンパイラに特に役立つこと
が理解されよう。具体的に云うと、この発明は、可変数
のデイジット寸法に対する演算セル・スタックで構成さ
れたセル・ライブラリを用いることが出来る様なコンパ
イラを提供する。

この為、デイジット寸法を最適にすることが可能になる
。即ち、所定のチップ寸法に対し、この発明では、完全
にビット直列でも、完全に並列でもないが、最適のデイ
ジット寸法を用いるディジタル信号処理回路を効率よく
設計して、その配置を決めることが出来る様にすること
が可能になる。

この発明は、チップ面積の利用の点で、配置を容易にし
、効率を高くする。更に、この発明の可変の幅を持つセ
ル・スタックは、従来はそう云う形で使うことが出来な
かった変数であるデイジット寸法の選択と云うことを演
算装置に許すことにより、所定のチップ寸法に対してス
ルーブツトが最適の回路に対するチップ・マスクをシリ
コン・コンパイラが作ることが出来る様にする。更に、
この発明は前に述べた全ての目的を十分に実現したこと
が理解されよう。

この発明のある好ましい実施例を詳しく説明したが、当
業者には、いろいろな変更が考えられよう。従って、特
許請求の範囲は、この発明の範囲内に含まれるこの様な
全ての変更を包括するものであることを承知されたい。

【図面の簡単な説明】

第１図はこの発明の基本的なセル◆スタックの形式の配
置を示すブロック図、第２図は４ビツトのデイジット幅
を持つデイジット直列加算器を構成するのに用いられた
第１図に示すアーキテクチュアを示すブロック図、第３
図はこの発明に従って接続されたセル・スタックの配列
を示すブロック図、第４図は第１図と同様であるが、各
々の動作セルがスタックの異なる位置に配置された別異
の２つの部分に分割されている様なセル・スタックの別
の形式を示すブロック図、第５図はデイジット直列乗算
に於ける信号の配送に特に役立つ、第４図に示す様な別
のスタックの設計を示すブロック図、第６図は４ビット
直列加算を実行するのに特に役立つこの発明の実際のセ
ル・スタックの大体の見取図、第７図は制御セルの高さ
の幾らかを１つ又は更に多くの動作セルの機能に明渡す
様な遅延スタックのブロック図である。

Claims (1)

1. 【特許請求の範囲】 １、ディジット直列ディジタル回路装置用のセル・スタ
   ックに於て、キャップ・セルと、各々が１つ又は更に多
   くの１ビット動作を実施する様に作用し得る複数個の動
   作セルと、制御セルとを有し、前記キャップ・セル、前
   記動作セル及び前記制御セルは垂直スタックとなる様に
   配置されていて、各々のセルが大体同じ幅であって該セ
   ル・スタックの幅を定め、前記キャップ・セルは第１の
   極性の電源からの電力を前記動作セルに供給すると共に
   、隣合せに配置されたセル・スタックを接続して該隣合
   せに配置されたセル・スタックが前記第１の極性の電源
   に接続される様にする導電通路を構成し、前記制御セル
   は第２の極性の電源からの電力を前記動作セルに供給す
   ると共に、隣合せに配置されたセル・スタックを接続し
   て該隣合せに配置されたセル・スタックが前記第２の極
   性の電源に接続される様にする導電通路を構成している
   こと、を特徴とするセル・スタック。 ２、前記制御セルが前記第１の極性の電源及び前記第２
   の極性の電源から給電される制御回路を含む請求項１記
   載のセル・スタック。 ３、前記制御セルが、前記動作セルによって実行される
   ビット動作を制御する少なくとも１つの制御信号を受取
   る様に作用し得る請求項１記載のセル・スタック。 ４、前記キャップ・セルが前記スタックの一番上に配置
   されている請求項１記載のセル・スタック。 ５、前記制御セルが前記スタックの底に配置されている
   請求項１記載のセル・スタック。６、ディジタル信号入
   力接続部が前記動作セルの左側に配置され、ディジタル
   信号出力接続部が前記動作セルの右側に配置されている
   請求項１記載のセル・スタック。 ７、ディジタル信号入力接続部が前記動作セルの右側に
   配置されていて、ディジタル信号出力接線部が前記動作
   セルの左側に配置されている請求項１記載のセル・スタ
   ック。 ８、前記動作セルが１ビット直列加算器である請求項１
   記載のセル・スタック。 ９、各々の前記動作セルが前記スタック内で２つの別異
   の場所に分離されている請求項１記載のセル・スタック
   。 １０、各々の前記動作セルに関連する前記別異の場所が
   全て互いに隣合せに配置されている請求項９記載のセル
   ・スタック。 １１、各々の前記動作セルが同じビット動作を行なう請
   求項１記載のセル・スタック。 １２、隣合せに配置されたセル・スタックに対してクロ
   ック信号を供給する手段を含んでいる請求項１記載のセ
   ル・スタック。 １３、前記クロック信号を供給する手段が前記キャップ
   ・セル内に配置されている請求項１２記載のセル・スタ
   ック。 １４、前記クロック信号を供給する手段が前記制御セル
   内に配置されている請求項１２記載のセル・スタック。 １５、請求項１に記載したセル・スタックを複数個有し
   、各々のスタックが略同じ高さを持ち、該スタックが隣
   合せに配置されていて、個別のセル・スタックと同じ高
   さを有する配列を構成しているセル・スタックの配列。 １６、前記垂直スタック内の前記キャップ・セル及び前
   記制御セルの場所が前記配列全体にわたって同じである
   請求項１５記載のセル・スタックの配列。 １７、各々の前記セル・スタックが同じ数の動作セルを
   持っている請求項１５記載のセル・スタックの配列。 １８、前記キャップ・セル及び前記制御セルがセル・ス
   タック毎に同じ高さである請求項１５記載のセル・スタ
   ックの配列。 １９、少なくとも２つの前記セル・スタックが相隔てて
   配置されていて、その間に相互接続導体を通すチャンネ
   ルを構成している請求項１５記載のセル・スタックの配
   列。