JPH0216654A - キャッシュメモリ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電子計算機のキャッシュメモリ制御方法に係
り、特に複数のプログラムの多重処理を行う計算機に好
適なキャッシュメモリ制御方法に関する。

〔従来の技術〕

従来のキャッシュメモリを付加した電子計算機の構成を
第４図に示す、キャッシュメモリ３は、データ部３２と
格納されたデータが主メモリ２のどのアドレスに対応す
るかを示すディレクトリ部３ｒから成る。

単位データあたりのディレクトリ部３１の構成と役割を
第７図に示す、ディレクトリ部３１は、キャッシュメモ
リ３の当該アドレスのデータが有効であるか否かを示す
有効フラグ（Ｖ）　３１１と、アドレス１００のキャッ
シュメモリ索引に使用する部分１０１（以下では第１部
分アドレスとよぶ）を除いた部分（以下ではこれを第２
部分アドレスとよぶ）を格納するタグ部３１２とから成
る。即ちタグ部３１２に格納された第２部分アドレスと
、キャッシュメモリを索引するのに使用する第１部分ア
ドレス１０１を合わせたものが当該キャッシュメモリが
保存しているデータの、主メモリ上のアドレスになる。

例として、２５６語の主メモリと１６語のキャッシュメ
モリを備えた処理装置の場合につき説明する。

主メモリのアドレスは８ビツトであり、その範囲は（０
）＋ｓ〜（ＦＦ）ｔａとなる。ただし、（・）１６は、
１６進数を示し、以下では簡単のため添え字を省いて（
・）で示す、一方キャッシュメモリのアドレスは４ビツ
トであり、範囲は（０）〜（Ｆ）となる。従ってキャッ
シュのダグ部には主メモリのアドレス８ビツトからキャ
ッシュメモリのアドレス４ビツトを引いた残りの４ビツ
トが格納される。ここでアドレスの下位４ビツトでキャ
ッシュメモリを索引するとして、キャッシュメモリのア
ドレス（８）番地のタグ部に（４）が格納されていて有
効フラグがオンのとき、タグの内容はアドレスの上位４
ビツトに対応するので、キャッシュメモリの（８）番地
は主メモリの（４８）番地のデータを保持していること
を示している。

以上のような構成にて、ＣＰＵＩが主メモリ２ヘアクセ
ス（読みだしとする）する場合のキャッシュメモリ３の
動作は以下のようになる。ＣＰＵ１が出力したアドレス
１００の一部である第１部分アドレス１０１にてキャッ
シュメモリ３が索引される。この索引によって読み出さ
れた有効ビット３１１がオンしていれば、タグ部３１２
がら読みだした第２部分アドレス４００と、入力された
アクセスアドレス１００の内の第２部分アドレスとを比
較器７゜で比較する。これが一致して出力信号３１０の
オンのときアクセスデータがキャッシュメモリ３内に存
在することを示している。そしてそのデータは第１部分
アドレス１０１によりデータ部３２から取り出されたデ
ータであるから、ＣＰＵＩは、信号３１０オンによりア
クセス応答信号３００がオンとなったことを検出してデ
ータ部３２からのデータをデータバス２００を介して読
み込む。

一方、読み出した有効グラフ３１がオフ、または比較器
７の出力信号の３１０がオフ、つまりタグ部３１２から
読みだした第２部分アドレスと入力アドレスのそれが不
一致のときは、所望のデータがキャッシュメモリ３内に
存在しないことを示しているから、信号３００オフを見
でＣＰＵＩは主メモリ２からデータを読み込み、同時に
キャッシュメモリ３のデータ部３２の、該当部分を主メ
モリから読みだしたデータ書き換え、さらにタグ部３１
２の該当部分をそのときの入力アドレスの第２部分アド
レスに書き換え、有効フラグ３１１をオンとする。

このような書き換えの発生が少ないほど、キャッシュメ
モリのアクセスだけでメモリアクセスが終わり、キャッ
シュメモリの動作は主メモリよりも高速なので、ＣＰＵ
Ｉの処理を高速化できる。

一方、複数のプログラムを多重処理（マツルチプロセッ
シング）するシステムでは、複数のプログラムは主メモ
リ上の異なった領域に格納される。

このシステムでキャッシュメモリを用いると、実行プロ
グラムの切り替えが行われるごとに、第１部分アドレス
が一致する部分の書き換え（キャッシュのミスヒツト）
が発生し、ＣＰＵ１の処理速度が大幅に低下する。各プ
ログラムごとに個別のキャッシュメモリを設ければ、こ
の問題は避けられるが、キャッシュメモリが多く必要で
、実装上。

あるいはコストの関係から、とくに小型のワークステー
ション等の場合には好ましくない。

この問題点を解決するための従来技術としては、特開昭
６２−１４４２５７に開示されたキャッシュメモリがあ
る。第５図はこのキャッシュメモリの構成を示したもの
で、キャッシュメモリ３は、第６図に例示したように複
数のブロックに分割され、各ブロックは主メモリ上の各
プログラムに割り当てられる。このプログラムとキャッ
シュメモリ３のブロックとの対応付けは、ＣＰＵＩから
の指令１０４により行われる。このようにして、カーネ
ル等の実行頻度の高いプログラムにキャッシュメモリ３
のブロックを専用に割り当てることにより、そのプログ
ラム実行時にキャッシュメモリの書き換えが少なくなる
ため、処理速度が向上する。

〔発明が解決しようとする課題〕

キャッシュメモリをブロックに分割した従来技術では、
多重処理を行うシステムの場合、実行プログラムの切り
替え時にはブロックの対応付けの変更が必要となり、こ
のためにＣＰＵはどう対応付けるかの指令１０４を実行
プログラム切り替えごとに出さねばならない、従ってこ
の切り替えのためのＣＰＵのオーバヘッドが増加すると
いう問題があり、更にシステムソフトウェアを他機種か
ら移植しようとすると、このキャッシュメモリの割り当
てを考慮する必要があり、ソフトウェア互換性が低下す
る。またあるプログラムに専用にキャッシュメモリのブ
ロックを割り当てた場合にも。

プログラム実行時に通常交互にアクセスされる命令とデ
ータ（通常はスタック内に割り当てられる）のアドレス
に関して、キャッシュメモリ索引に使用される第１部分
アドレスが一致すると書き換えが頻発し、処理速度向上
が妨げられる。

この最後の問題点を、前記した第７図の例、即ち２５６
語の主メモリと１６語のキャッシュメモリを持ち、アド
レス８ビツト中下位４ビットでキャッシュメモリを索引
する処理装置を例に説明する。

今、第８図（ａ）のように、主メモリ上でプログラムＡ
は（１０）番地から（１４）番地の５語のアドレスに、
データのスタックは（２０）番地から（２４）番地の５
１１のアドレスに、そしてプログラムの実行を制御する
システムプログラムは（０）番地から（４）番地の５語
のアドレスにそれぞれ割り当てられているとする。この
とき、プログラムＡとスタックとシステムプログラムは
、いずれも下位４ビツトが（０）〜（４）で一致してい
る。このようなメモリ配置にてプログラムＡを実行し、
命・令フェッチとオペランドフェッチとが交互に発生す
ると、プログラムＡとスタックでは第１部分アドレスで
ある下位４ビツトが同じで第２部分アドレス（上位４ビ
ツト）が異なるため、ミスヒツトが頻発する。このため
、第８図（ｂ）のように、キャッシュメモリの（０）〜
（４）番地は、命令フェッチからオペランドフェッチへ
、またはその変り目ごとに５語の内容が主メモリをアク
セスして更新される。実際のシステムでは１回に更新さ
れるキャッシュメモリの領域はもっと大きいので、この
更新に要する時間は大きく、この間ＣＰＵはプログラム
の処理を行えない。第８図のスタックをプログラムＢと
し、これとプログラムＡとが頻繁に入れ替わり実行され
るときも、キャッシュメモリの（０）〜（４）番地はプ
ログラムＡ、システムプログラム、プログラムＢ、シス
テムプログラム、プログラムＡ・・・と更新され、やは
り処理速度の低下を招く。

本発明の目的は、実行プログラムの切り替えオーバヘッ
ドを短縮でき、システムソフトウェア移植時のプログラ
ム変更量が少なく、さらに同一プログラムにおける命令
とデータの引き続くアクセス時にキャッシュメモリ書き
換えが頻発しないキャッシュメモリ制御方法を提供する
にある。

〔課題を解決するための手段〕

上記の目的は、キャッシュメモリを複数のブロックに分
割し、主メモリをこのブロック対応の複数の領域に区分
するための書き換え可能な境界レジスタと、この境界レ
ジスタの内容とアクセスアドレスとからアクセスアドレ
スがどの領域にあるかを決定する領域決定手段とを付加
し、この手段の出力によりキャッシュメモリのブロック
を選択することによって、主メモリの領域にキャッシュ
メモリのブロックを割り当てることにより達成される。

〔作用〕

キャッシュメモリの分割された各ブロックは主メモリの
分割された領域に割り当てられ、主メモリの領域の区分
は書き換え可能な境界レジスタへの設定値により行われ
る。境界レジスタへの書込みはシステム立上げ処理に於
て、システムソフトウェアが用途別に分割して使用する
主メモリの境界アドレスを設定するだけでよく一プロセ
ス切り換え時に特別な処理を必要としないから、ＣＰＵ
の負荷にはならない、またシステムソフトウェア移植時
は、元来ハードウェア依存性が高いシステム立上げ処理
のみの変更で済む、さらに、データの大部分か格納され
るスタックに使用される主メモリの領域に、キャッシュ
メモリの１ブロツクを割当てれば、命令とデータの交互
アクセスによるキャッシュメモリの書き換えを回避でき
る。

〔実施例〕

以下、本発明を実施例により説明する。第１図は本発明
の方法を適用した電子計算機の一実施例を示すブロック
図で、ＣＰＵ１．主メモリ２、キャッシュメモリ３、境
界レジスタ４、比較器５゜アドレス生成回路６、比較器
７により構成される。

境界レジスタ４は主メモリ２を複数の領域に分割した場
合の領域間の境界アドレスを格納するものであり、任意
に書き換え可能である。比較器５は境界レジスタ４に格
納された境界アドレスとＣＰＵ１が出力する主メモリ２
のアドレス（アクセスアドレス）１００との大小関係を
比較する回路であり、アドレス生成回路６は比較器５の
出力１０３よリアクセスアドレス１００が主メモリ２の
複数に分割された領域のいずれに属するかを判定し、キ
ャッシュメモリ３のブロック選択用のアドレス１０２を
生成する回路である。

第２図（ａ）はアドレス生成回路６の回路構成を示すも
のである０本実施例では、境界レジスタ４および比較器
５は３個ずつ設けものとしており。

従って主メモリ２は３つの境界アドレスにより４つの領
域に分割される。キャッシュメモリ３もこれと同じく４
ブロツク構成である。そこで、各境界レジスタ４の３つ
の境界アドレスをＸｉ、Ｘ２゜Ｘ３とし、これらとの比
較を行う各比較器５の出力１０３をＹｌ、Ｙ２．Ｙ３、
アクセスアドレスを又とする。そして各比較器５は Ｊ＝１．　２．　３・・・・・・ なる動作を行うとする。このとき、第２図（ａ）の論理
により出力されるブロックアドレス１０２（Ｄ。

Ｅ）は同図（ｂ）で与えられ、この値にキャッシュメモ
リ３の各ブロックが対応付けられる。

以上の実施例において、ＣＰＵＩが主メモリ２のデータ
を読みだす場合を例に動作を説明する。

まず、ＣＰＵＩがアクセスアドレスｌＯＯを出力すると
、これは比較器５によって境界レジスタ４に設定された
境界アドレスと比較される。アドレス生成回路６は、比
較器５の出力１０３から、第２図で説明したようにして
、アクセスアドレス１００がキャッシュメモリのどのブ
ロックと対応するかを判定し、ブロックのアドレス１０
２を出力する。キャッシュメモリ３は、このブロックア
ドレス１０２とアクセスアドレス１００の一部であって
キャッシュメモリ３のブロック内の位置を示すアドレス
ｌｏｔとにより索引される。この索引によりキャッシュ
メモリ３のタグ部３１２から読みだされたアドレス（第
２部分アドレス）はアクセスアドレス１００の該当部と
比較器７にて比較され、両者が一致した場合は一致信号
３１０がオンとされる（キャツシュヒツト）、このとき
はＣＰＵＩへのアクセス応答信号３００がオンとなり、
ＣＰＵ１は上記索引によりキャッシュメモリ３のデータ
部３２から読みだされたデータを読み込む。比較器７で
の比較結果が不一致なら（ミスヒツト）、従来の場合と
同様に、主メモリからの読みだしとキャッシュメモリの
書き換えが行われる。

第３図はキャッシュメモリの各ブロックの使用例を示し
たもので、システムソフトウェアが主メモリ２をこのよ
うな領域に分割して使用する。カーネル領域２１はシス
テムソフトウェアの本体であり、プロセス管理、メモリ
管理、ファイル管理。

入出力２割込処理等のプログラムとそのためのデータが
格納される。ユーザプログラム領域２３はシステムソフ
トウェアの環境化で動くプログラムを格納する領域であ
り、多重処理を行う電子計算機では複数のプログラムが
格納される。共通サブルーチン領域２２はシステムプロ
グラムとユーザプログラム、あるいはユーザプログラム
同志で、共同して使用する共通サブルーチンを格納する
領域である。スタック領域２４はプログラムで使用する
データ、サブルーチン呼出し時の引数及びサブルーチン
からの戻りアドレスを格納する領域である。

これら領域の境界はシステムの利用状況によって変化す
るため一定ではないが、ある範囲内に収まるという特徴
がある。従って若干の誤差が発生するが主メモリを前記
の複数の領域に分割した場合の領域間の境界アドレスを
近似的に定めることができる。第３図では、第２図の例
によって、キャッシュメモリ３を４つのブロックに分割
した例を示している。この場合、システム立ち上げ処理
において、主メモリ２の各領域の境界アドレスの近似値
ｘ１〜ｘ３を境界レジスタに設定することによって、主
メモリ２の各領域にキャッシュメモリ３のブロックを割
り当てることができる０本実施例では、ユーザプログラ
ムのプロセス切り替え時に、プロセス管理を行うカーネ
ル領域２１に専用のキャッシュメモリのブロックが割り
当てられており、この部分は他のプログラムによって置
き換わらないので、高速にプロセス切り替え処理が行え
るという効果がある。また複数のプログラムにより呼び
出される共通サブルーチン領域２２も専用のキャッシュ
メモリのブロックが割り当てられているので、高速に処
理できるという効果がある。さらにプログラムで使用さ
れるデータを格納するスタック領域２４にも専用のキャ
ッシュメモリのブロックが割り当てられるので、プログ
ラム実行時に命令とデータが交互にアクセスされてもキ
ャッシュメモリの置き換えが発生しないという効果があ
る。なお、第３図ではユーザプログラム領域を一つの領
域としており、これに対してキャッシュメモリも１ブロ
ツクだけ割り当てた例を示しているが、第１図の境界レ
ジスタ４と比較器５を増設して、キャッシュメモリ３と
主メモリ２のユーザプログラム領域２３を細分化し、そ
れぞれにキャッシュメモリのブロック割り当てを行えば
、ユーザプログラム相互間のプロセス切り替え時のキャ
ッシュメモリの置き換えを減らすことができる。

〔発明の効果〕

本発明によれば、キャッシュメモリを複数のブロックに
分割して使用するために、システム立ち上げ処理時にキ
ャッシュメモリの割り当てを行うだけでよいため、プロ
セス切り替え時のオーバヘッドが増加せず、またシステ
ムソフトウェアの移植時にシステム立ち上げ処理の変更
を行うだけでよいのでソフトウェア互換性が高くなると
いう効果があり、またスタック領域とユーザプログラム
格納領域を別のブロックとすることで命令とデータの交
互アクセス時のキャッシュメモリの書き換えの頻発をな
くせるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は第１図のアドレス生成回路の一例を示した図、
第３図は第１図の実施例における主メモリとキャッシュ
メモリの対応づけの例を示した図、第４図および第５図
は従来技術の例を示すブロック図、第６図は第５図の従
来例における主メモリとキャッシュメモリの対応付けの
例を示した図。 第７図はディレクトリ部の説明図、第８図は従来装置で
命令とオペランドのフェッチが交互に発生したときの動
作説明図である。 １・・・ＣＰＵ、２・・・主メモリ、３・・・キャッシ
ュメモリ、４・・・境界レジスタ、５・・・比較器、ｄ
・・・アドレス生成回路、１０２・・・ブロックアドレ
ス、１０３・・・大小判定信号。 代理人弁理士　　秋　　本　　正　　実第 図 集 図 （ｂ） 輩 苓 図 栴 図 纂 図 葛 図

Claims (1)

1. 【特許請求の範囲】 １、主メモリを複数個の領域に分割したときの境界アド
   レスを格納するための書き換え可能な境界レジスタと、
   処理装置から主メモリへのアクセスアドレスと上記境界
   レジスタに格納された境界アドレスとを比較して、上記
   アクセスアドレスが上記分割された主メモリ上の領域の
   どれに属するかを示す領域指定信号を出力する判定回路
   とを設け、かつ上記主メモリ上の領域に対応して１つず
   つのブロックが存在するようにキャッシュメモリを複数
   のブロックに分割するとともに、処理装置から主メモリ
   へのアクセス時には、上記判定回路からの領域指定信号
   の指定する領域に対するキャッシュメモリ上のブロック
   内のみを索引対象として当該アクセスアドレスによる索
   引を行うことを特徴とするキャッシュメモリ制御方法。 ２、前記境界レジスタの境界アドレスは、システム立ち
   上げ時にシステムプログラムにより設定されることを特
   徴とする請求項１記載のキャッシュメモリ制御方法。 ３、前記判定回路は、前記境界アドレスの各々とアクセ
   スアドレスとを比較し、その比較結果に応じてその各々
   がオンまたはオフ信号を出力する比較手段と、該手段の
   各々の出力をデコードして上記アクセスアドレスが前記
   主メモリの領域の何番目のものであるかを示す信号を生
   成し、これを前記領域指定信号として出力する回路とか
   ら構成されたことを特徴とする請求項１記載のキャッシ
   ュメモリ制御方法。