JPH02168494A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPH02168494A JPH02168494A JP63324183A JP32418388A JPH02168494A JP H02168494 A JPH02168494 A JP H02168494A JP 63324183 A JP63324183 A JP 63324183A JP 32418388 A JP32418388 A JP 32418388A JP H02168494 A JPH02168494 A JP H02168494A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 239000011159 matrix material Substances 0.000 claims abstract description 3
- 102100036462 Delta-like protein 1 Human genes 0.000 abstract 1
- 101000928537 Homo sapiens Delta-like protein 1 Proteins 0.000 abstract 1
- 230000004913 activation Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009412 basement excavation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- 238000009877 rendering Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶回路に関し、特にダイナミ、り型の
半導体記憶回路に関する。
半導体記憶回路に関する。
従来、この種の半導体記憶回路は、第２図に示すように
、トランジスタＱ３及びコンデンサＣＩをそれぞれ備え
てマ） ＩＪクス状に配列形成された複数のメモリセル
３１と、これらメモリセル３１に接続する複数のワード
線（ＷＬ、、 −一−）及びディジット線（ＤＬｓ 、
−−−）とを含むメモリセルアレイ３と、複数のワード
線（ＷＬ＋、−−−）のうちの所定のものを選択するた
めのワード線選択信号（Φ１．Φ１ｔ−−−）を発生す
るデコーダ回路１と、ワード線活性化信号Φ２により活
性化状態にあるときに、ワード線選択信号Φ１．Φｌに
従って所定のワード線ＷＬｌの電位ΦＷを選択レベルに
しこのワード線ＷＬｌを選択状態とするワード線選択回
路２人とを有する構成となっていた。
、トランジスタＱ３及びコンデンサＣＩをそれぞれ備え
てマ） ＩＪクス状に配列形成された複数のメモリセル
３１と、これらメモリセル３１に接続する複数のワード
線（ＷＬ、、 −一−）及びディジット線（ＤＬｓ 、
−−−）とを含むメモリセルアレイ３と、複数のワード
線（ＷＬ＋、−−−）のうちの所定のものを選択するた
めのワード線選択信号（Φ１．Φ１ｔ−−−）を発生す
るデコーダ回路１と、ワード線活性化信号Φ２により活
性化状態にあるときに、ワード線選択信号Φ１．Φｌに
従って所定のワード線ＷＬｌの電位ΦＷを選択レベルに
しこのワード線ＷＬｌを選択状態とするワード線選択回
路２人とを有する構成となっていた。
次に、この半導体記憶回路の動作について説明する。
ワード線選択回路２人は、ワード線活性化信号Φ２の入
力端と接地線との間に直列接続され、ゲートにそれぞれ
ワード線選択信号Φｌ、Φ１を入力するトランジスタＱ
ｌ、Ｑ２を備えて構成されている。
力端と接地線との間に直列接続され、ゲートにそれぞれ
ワード線選択信号Φｌ、Φ１を入力するトランジスタＱ
ｌ、Ｑ２を備えて構成されている。
ワード線活性化信号Φ２が高レベルとなシワード線選択
回路２人が活性化状態にあるとき、デコーダ回路ｌから
高レベルのワード線選択信号Φ１と低レベルのワード線
選択信号Φ１が入力されるト、トランジスタＱｓはオン
、トランジスタＱ。
回路２人が活性化状態にあるとき、デコーダ回路ｌから
高レベルのワード線選択信号Φ１と低レベルのワード線
選択信号Φ１が入力されるト、トランジスタＱｓはオン
、トランジスタＱ。
はオフとなりワード線ＷＬｔの電位ΦＷを高レベルにし
、ワード線ＷＬ、を選択状態とする。このスタＱ１はオ
フ、トランジスタＱ２はオンとなってワード線ＷＬ１の
電位ΦＷを接地線の電位にしワード線ＷＬ、を非選択状
態とする。
、ワード線ＷＬ、を選択状態とする。このスタＱ１はオ
フ、トランジスタＱ２はオンとなってワード線ＷＬ１の
電位ΦＷを接地線の電位にしワード線ＷＬ、を非選択状
態とする。
なお、ワード線活性化信号Φ２が低レベルの非活性化状
態にあるときは、ワード線ＷＬ１は接地線の電位となっ
ている。
態にあるときは、ワード線ＷＬ１は接地線の電位となっ
ている。
上述した従来の半導体記憶回路は、非選択状態及び非活
性化状態のときのワード線ＷＬｌの電位ΦＷが接地線の
電位になっているので、接地線に雑音が混入し、この雑
音のレベルがメモリセル３１のトランジスタＱ３のしき
い値電圧を越えるとコンデンサＣＩの電荷がディジット
線ＤＬ、へ漏れたり、また雑音のレベルがトランジスタ
Ｑ３のしきい値電圧より低くてもサブスレッショルド電
流が流れるため同様にコンデンサＣ１の電荷がデイｒ）
Ｌｌに伝達される・ また、ワード線選択信号Φｌが低レベル、ワード線選択
信号Φｌが高レベルになると、トランジスタ明の目的は
、非選択状態、非活性化状態に、接地線に混入する雑音
によ９．てメモリセルに蓄積されている電荷量が変化す
るのを防止することができる半導体記憶回路を提供する
ことにある。
性化状態のときのワード線ＷＬｌの電位ΦＷが接地線の
電位になっているので、接地線に雑音が混入し、この雑
音のレベルがメモリセル３１のトランジスタＱ３のしき
い値電圧を越えるとコンデンサＣＩの電荷がディジット
線ＤＬ、へ漏れたり、また雑音のレベルがトランジスタ
Ｑ３のしきい値電圧より低くてもサブスレッショルド電
流が流れるため同様にコンデンサＣ１の電荷がデイｒ）
Ｌｌに伝達される・ また、ワード線選択信号Φｌが低レベル、ワード線選択
信号Φｌが高レベルになると、トランジスタ明の目的は
、非選択状態、非活性化状態に、接地線に混入する雑音
によ９．てメモリセルに蓄積されている電荷量が変化す
るのを防止することができる半導体記憶回路を提供する
ことにある。
本発明の半導体記憶回路は、マトリクス状に配列された
複数のメモリセルと、これらメモリセルに接続する複数
のワード線及びディジット線とを備えたメモリセルアレ
イと、前記複数のワード線のうちの所定のワード線を選
択するためのワード線選択信号を発生するデコーダ回路
と、活性化状態にあるときに前記ワード線選択信号に従
って前記複数のワード線のうちの所定のワード線の電位
を選択レベルにしてこのワード線を選択状態とするワー
ド線選択回路と、このワード線選択回路が非活性状態に
あるときの前記各ワード線及びこのワード線選択回路が
活性化状態にあるときの非選択状態の各ワード線の電位
を前記選択レベルとは逆の符号の所定の電位にするワー
ド線電位制御回路とを有している。
複数のメモリセルと、これらメモリセルに接続する複数
のワード線及びディジット線とを備えたメモリセルアレ
イと、前記複数のワード線のうちの所定のワード線を選
択するためのワード線選択信号を発生するデコーダ回路
と、活性化状態にあるときに前記ワード線選択信号に従
って前記複数のワード線のうちの所定のワード線の電位
を選択レベルにしてこのワード線を選択状態とするワー
ド線選択回路と、このワード線選択回路が非活性状態に
あるときの前記各ワード線及びこのワード線選択回路が
活性化状態にあるときの非選択状態の各ワード線の電位
を前記選択レベルとは逆の符号の所定の電位にするワー
ド線電位制御回路とを有している。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例が第２図に示された従来の半導体記憶回路と
相違する点は、ワード線（ＷＬ、、−−−）の選択状態
の電位（この実施例では高レベルのプラス電位）とは逆
の符号（この実施例ではマイナス）の所定の電位の信号
を出力するワード線電位制御回路４を設け、従来、接地
線と接続されているワード線選択回路２の一端をこのワ
ード線電位制御回路４の出力端に接続し、ワード線選択
回路２が非活性状態にあるときの各ワード線（ＷＬｌ。
相違する点は、ワード線（ＷＬ、、−−−）の選択状態
の電位（この実施例では高レベルのプラス電位）とは逆
の符号（この実施例ではマイナス）の所定の電位の信号
を出力するワード線電位制御回路４を設け、従来、接地
線と接続されているワード線選択回路２の一端をこのワ
ード線電位制御回路４の出力端に接続し、ワード線選択
回路２が非活性状態にあるときの各ワード線（ＷＬｌ。
−ｍ−）及びワード線選択回路２が活性化状態にあると
きの非選択状態の各ワード線（ＷＬｓ、−−−）の電位
（ΦＷ）を、ワード線（ＷＬｌ、−−−）の選択状態の
電位（プラス電位）とは逆の符号（マイナス）の所定の
電位にするようにした点にある。
きの非選択状態の各ワード線（ＷＬｓ、−−−）の電位
（ΦＷ）を、ワード線（ＷＬｌ、−−−）の選択状態の
電位（プラス電位）とは逆の符号（マイナス）の所定の
電位にするようにした点にある。
ワード線電位制御回路４は、発振回路４１と、コンデン
サＣ２と、トランジスタＱ４〜Ｑ６とを備えて構成され
、節点Ｎ、の電位は、コンデンサＣ２を介して発振回路
４１の出力信号を受け、トランジスタＱｓのしきい値電
圧■Ｔと、−（電源電圧Ｖｃｃ−ＶＴ）の間を振動する
。
サＣ２と、トランジスタＱ４〜Ｑ６とを備えて構成され
、節点Ｎ、の電位は、コンデンサＣ２を介して発振回路
４１の出力信号を受け、トランジスタＱｓのしきい値電
圧■Ｔと、−（電源電圧Ｖｃｃ−ＶＴ）の間を振動する
。
トランジスタＱ４はダイオードの働きをしてワード線電
位’＋ｔＩＩＪ御回路４の出力信号の電位をマイナス電
位にする。
位’＋ｔＩＩＪ御回路４の出力信号の電位をマイナス電
位にする。
ワード線ＷＬ、が非選択状態にあるときは、ワード選択
信号Φｉが高レベルとなってトランジスタＱ２は導通状
態にあるので、ワード線ＷＬ、の電位ΦＷはマイナス電
位となり、接地線に雑音が混入してもこの雑音から分離
され、かつマイナス電位となっているのでメモリセル３
１に蓄積されている電荷量に変化を与えることがない。
信号Φｉが高レベルとなってトランジスタＱ２は導通状
態にあるので、ワード線ＷＬ、の電位ΦＷはマイナス電
位となり、接地線に雑音が混入してもこの雑音から分離
され、かつマイナス電位となっているのでメモリセル３
１に蓄積されている電荷量に変化を与えることがない。
また、ワード線選択回路２が非活性状態にあるときには
、ワード線活性化信号Φ２は低レベルとなっておシ、か
つワード線選択回路２の一端がワード線電位制御回路４
によりマイナス電位になっているので、ワード線ＷＬ、
の電位ΦＷもマイナス電位となシ、メモリセル３１に蓄
積されている電荷量が雑音により変化することはない。
、ワード線活性化信号Φ２は低レベルとなっておシ、か
つワード線選択回路２の一端がワード線電位制御回路４
によりマイナス電位になっているので、ワード線ＷＬ、
の電位ΦＷもマイナス電位となシ、メモリセル３１に蓄
積されている電荷量が雑音により変化することはない。
以上説明したように本発明は、非活性状態のとき、及び
非選択状態にあるワード線の電位を、選択状態のときの
電位とは逆の符号の電位とするワード線電位制御回路を
設けた構成とすることにより、ワード線を接地線に混入
する雑音から分離しかつ逆の符号の電位とするので、メ
モリセルに蓄積されている電荷量が雑音によシ変化する
のを防止することができる効果がある。
非選択状態にあるワード線の電位を、選択状態のときの
電位とは逆の符号の電位とするワード線電位制御回路を
設けた構成とすることにより、ワード線を接地線に混入
する雑音から分離しかつ逆の符号の電位とするので、メ
モリセルに蓄積されている電荷量が雑音によシ変化する
のを防止することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体記憶回路の一例を示す回路図である。 ｌ・・・・・・デコーダ回路、２，２Ａ・・°・・°ワ
ード線選択回路、３゛°゛・°゛メモリセルアレイ４°
°°°・°ワード線電位制御回路、３１・・・・・・メ
モリセル、４１・・・・・・発掘回路、Ｑｌ、Ｃ，・・
・・・・コンデンサ、ＤＬ、・・・・・・ディジ、ト線
、Ｑ１〜Ｑ６・・・・・・トランジスタ、ＷＬ、・・・
・・・ワード線。 代理人 弁理士 内 原 音
の半導体記憶回路の一例を示す回路図である。 ｌ・・・・・・デコーダ回路、２，２Ａ・・°・・°ワ
ード線選択回路、３゛°゛・°゛メモリセルアレイ４°
°°°・°ワード線電位制御回路、３１・・・・・・メ
モリセル、４１・・・・・・発掘回路、Ｑｌ、Ｃ，・・
・・・・コンデンサ、ＤＬ、・・・・・・ディジ、ト線
、Ｑ１〜Ｑ６・・・・・・トランジスタ、ＷＬ、・・・
・・・ワード線。 代理人 弁理士 内 原 音
Claims (1)
- マトリクス状に配列された複数のメモリセルと、これら
メモリセルに接続する複数のワード線及びディジット線
とを備えたメモリセルアレイと、前記複数のワード線の
うちの所定のワード線を選択するためのワード線選択信
号を発生するデコーダ回路と、活性化状態にあるときに
前記ワード線選択信号に従って前記複数のワード線のう
ちの所定のワード線の電位を選択レベルにしてこのワー
ド線を選択状態とするワード線選択回路と、このワード
線選択回路が非活性状態にあるときの前記各ワード線及
びこのワード線選択回路が活性化状態にあるときの非選
択状態の各ワード線の電位を前記選択レベルとは逆の符
号の所定の電位にするワード線電位制御回路とを有する
ことを特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324183A JPH02168494A (ja) | 1988-12-21 | 1988-12-21 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324183A JPH02168494A (ja) | 1988-12-21 | 1988-12-21 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02168494A true JPH02168494A (ja) | 1990-06-28 |
Family
ID=18163010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324183A Pending JPH02168494A (ja) | 1988-12-21 | 1988-12-21 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02168494A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278285A (ja) * | 1991-02-05 | 1992-10-02 | Internatl Business Mach Corp <Ibm> | ワードライン駆動回路 |
| JPH0589673A (ja) * | 1991-03-14 | 1993-04-09 | Samsung Electron Co Ltd | 半導体メモリー装置におけるワードラインの駆動回路 |
| JPH05198176A (ja) * | 1991-10-03 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | 電圧供給回路、電圧発生供給回路、電圧レギュレータ、及びバンドギャップ電圧基準ジェネレータ |
| US5299154A (en) * | 1991-07-02 | 1994-03-29 | Kabushiki Kaisha Toshiba | MOS semiconductor device with memory cells each having storage capacitor and transfer transistor |
| JP2011210362A (ja) * | 1995-05-05 | 2011-10-20 | Texas Instruments Inc <Ti> | レベル変換器を備える行デコーダ |
| WO2012029637A1 (en) * | 2010-09-03 | 2012-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
-
1988
- 1988-12-21 JP JP63324183A patent/JPH02168494A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278285A (ja) * | 1991-02-05 | 1992-10-02 | Internatl Business Mach Corp <Ibm> | ワードライン駆動回路 |
| JPH0589673A (ja) * | 1991-03-14 | 1993-04-09 | Samsung Electron Co Ltd | 半導体メモリー装置におけるワードラインの駆動回路 |
| US5299154A (en) * | 1991-07-02 | 1994-03-29 | Kabushiki Kaisha Toshiba | MOS semiconductor device with memory cells each having storage capacitor and transfer transistor |
| JPH05198176A (ja) * | 1991-10-03 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | 電圧供給回路、電圧発生供給回路、電圧レギュレータ、及びバンドギャップ電圧基準ジェネレータ |
| JP2011210362A (ja) * | 1995-05-05 | 2011-10-20 | Texas Instruments Inc <Ti> | レベル変換器を備える行デコーダ |
| WO2012029637A1 (en) * | 2010-09-03 | 2012-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US8654566B2 (en) | 2010-09-03 | 2014-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
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