JPH02168647A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　　　　（第２０．２１図）発明が
解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の一実施例　　　　（第１〜１９図）発明の効果 〔概　要〕 半導体装置の製造方法に関し、 ＬＳＩの各内部セルを低コストで最適パターンに配置す
ることのできる半導体装置の製造方法を提供することを
目的とし、 論理ブロックを構成する内部セルの数や形状等に基づい
て多数の内部セルを集合、配置するためのモジュールを
決定する第１の工程と、内部セルを一列に並べるセル列
配置領域にモジュールを分割する第２の工程と、セル列
配Ｍ　Ｆｉｊｔ域に外部端子や所定数の内部セルを集合
させた複数のセル列を割り付ける第３の工程と、内部セ
ルのセル列への割り付けを最適化する第４の工程と、内
部セルのセル列内における配置を最適化する第５の工程
と、内部セルに対する外部端子の列への割り付け変更あ
るいはセル列間の配線についての設定を行うとともに、
外部端子の位置を決定する第６の工程と、を含む半導体
装置の製造方法において、前記第４の工程は、隣り合う
２つのセル列同士でセルを交換するシャフリング法であ
って、該シャフリング法は、シャフリングの径路および
シャフリングを行う列ペアの位置により全ての列を少な
くとも２つの領域に分け、それぞれの領域内にあるセル
列との接続関係を考慮してシャフリングを行うように構
成する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、詳しくは、半
導体集積回路のレイアウト設計の改善を図った半導体装
置の製造方法に関する。

一般に、半導体集積回路において、チップサイズの概略
値を決め、その内部の大まかな割り振りを決めるのがレ
イアウト設計である。

ＬＳＩのレイアウト設計を行う際には、設計に要する時
間や労力を削減したり各種検証を容易にするために、素
子（トランジスタやキャパシタ）をチップ上に一つずつ
レイアウトするのではなく、ある程度の論理機能をもっ
た単位、即ち機能ブロック（ｆｕｎｃｔｉｏｎａｌ　ｂ
ｌｏｃｋ）ごとのレイアウト設計をあらかじめ完了して
おいた後に、これらの機能ブロック間の配置・配線設計
を行いつつチップ全体のレイアウト設計を完了するのが
普通である。

〔従来の技術〕

ＬＳＩの各論理ブロックを構成する各内部セルの列への
割り付けの最適化は、通常、シャフリング法を用いて行
われる。ここに、シャフリング法とは、隣り合う二つの
セル列同士でセルの交換を行うことで、配置を改善する
方法の一つである。

このとき、注目する２列以外のセル列との接続関係が重
要で、これは製造コストに影響する。

従来のこの種のシャフリング法としては、例えば第２０
．２１図に示すようなＲｅｃｔ　（四角）形状のモジュ
ールの場合、次のようにして行われる。すなわち、第２
０図に示すようにチップ内のモジュールｌがＲｅｃ　を
形状でこのモジュール１に各セル２〜４が図中左右方向
（横方向）に並ぶ列構造のとき、シャフリングの順序は
１番下の列であるセル２と、その上の列であるセル３と
のシャフリングから初めて上の列へ向かい、１番上の列
であるセル４まで到達したらまた下まで帰ッてくるよう
なプロセスを経ている。これを、セル列番号で示すと、
（２）−一（３） （３）−一（４） （３）←→（２） という順番でシャフリングが行われる。このとき、シャ
フリングの列ペア（例えば、セル２−→３）以外の他の
列（例えば、セル４）が、その列ペアの上又は下にある
という判断は容易にできる。

一方、第２１図に示すようにチップ内のモジュール５が
いわゆる８字形（Ｓｈａｐｅ形）で、このモジュール５
内に各セル６〜１０が配置されている場合、モジュール
５の上辺および下辺に接する列はそれぞれ２列ずつあり
、セル列６〜７およびセル列９．１０が配置される。し
たがって、下の列から上の列へ向かい、また下へ戻ると
いうシャフリング径路はセル列番号で示すと、次のよう
に４ｉｉ１り考えられる。

（６）−→　（８）←→（９） （６）←→　（８）←→（１０） （７）−→　（８）←→（９） （７）←→　（８）←→（１０） 〔発明が解決しようとする問題点〕 しかしながら、このような従来のシャフリング法を用い
た半導体装置の製造方法にあっては、特に第２１図に示
すような場合、ある径路についてシャフリングを行うと
き、シャフリング径路上にある列の上下関係は分かるも
のの、径路に無関係な他の列のセルとの接続関係は分か
らない。ところが、実際上は上下関係のみならず、上下
以外の他の列についても接続関係を考慮しなければ、そ
のチップについて最適なモジュールのレイアウトパター
ンが得られないことがあり、この点で改善が望まれる。

すなわち、従来の方法では、単純にいうと、上下方向の
列のシャフリングはできるが、第２１図に示す場合に、
セル列番号でいうと（６）←→（８）←→（７） というシャフリングはできず、これでは結果的に最適パ
ターンができないことがあり、配線の接続関係等の面か
らＬＳＩのコスト高を招来する。

そこで本発明は、シャフリング径路上の列のみならず径
路に無関係な列との上下関係も考慮に入れて、ＬＳＩの
各内部セルを低コストで最適パターンに配置することの
できる半導体装置の製造方法を提供することを目的とし
ている。

〔問題点を解決するための手段〕

本発明による半導体装置の製造方法は上記目的達成のた
め、論理ブロックを構成する内部セルの数や形状等に基
づいて多数の内部セルを集合、配置するためのモジュー
ルを決定する第１の工程と、内部セルを一列に並べるセ
ル列配置領域にモジュールを分割する第２の工程と、セ
ル列配置領域に外部端子や所定数の内部セルを集合させ
た複数のセル列を割り付ける第３の工程と、内部セルの
セル列への割り付けを最適化する第４の工程と、内部セ
ルのセル列内における配置を最適化する第５の工程と、
内部セルに対する外部端子の列への割り付け変更あるい
はセル列間の配線のための領域の設定を行うとともに、
外部端子の位置を決定する第６の工程と、を含む半導体
装置の製造方法において、前記第４の工程は、隣り合う
二つのセル列同士でセルを交換するシャフリング法であ
って、該シャフリング法は、シャフリングの径路および
シャフリングを行う列ペアの位置により全ての列を少な
くとも二つの領域に分け、それぞれの領域内にあるセル
列との接続関係を考慮してシャフリングを行うようにし
ている。

〔作　用〕

本発明では、内部セルのセル列への割り付けを最適化す
る工程が、シャフリング法で行われ、該シャフリング法
ではシャフリングの径路およびシャフリングを行う列ペ
アの位置により全ての列を少な（とも二つの領域に分け
、それぞれの領域内にあるセル列との接続関係を考慮し
てシャフリングが行われる。

したがって、モジュール内の全列からの引き付けコスト
を意識し、全体的に極めてバランスの良い最適な割り付
けが得られる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜１９図は本発明に係る半導体装置の製造方法の一
実施例を示す図であり、特にＬＳＩをレイアウト設計す
る例である。本実施例におけるレイアウト設計は、例え
ばＣＡＤシステムを使用して行われ、第１図はＬＳＩの
１チツプにおけるレイアウト設計のプログラムを示すフ
ローチャートである。このプログラムでは各ステップで
正しく設計されたことをＣＡＤによって確認し、次の設
計ステップに進む。第１図中、Ｐｎ（ｎ＝１．．２・・
・・・・）はプログラムの各ステップを示す。

プログラムが開始すると、まずＰｌで設計対象となって
いるＬＳＩに関する各種仕様データ等の入力および初期
設定を行う。入力としては、例えば、ロジック回路の内
容、論理ブロックを構成する各セルの形状やモジュール
の幅、長さ等であり、これらについての初期設定が行わ
れる。

次いで、Ｐ２でモジュールを見積り列へ分割する。この
分割は、次のようにして行い、特にデッドスペースを少
なくし、かつモジュール全体を処理対象として配線領域
を均等にする。この場合、セル列の見積り方法が従来に
比して新しくなっており、これは本実施例で初めて開示
するものである。なお、このような本実施例で初めて開
示する新しい技術はステップＰ２の他に、ステップＰ４
〜Ｐ、の処理がある。ステップＰ２の新しい処理を説明
する前に、因みに、従来の技術を述べる。

これまでのＥＢ　Ｂ　（Ｅｘｔｅｎｄｅｄ　Ｂｕｉｌｄ
ｉｎｇ　Ｂｌｏｃｋ）方式の配置プログラムにおいて扱
うことができるモジュール形状は、Ｒｅｃ　を又は５ｈ
ａｐｅでもせいぜいＬ字形状のみであった。これは、モ
ジュール形状をＲｅｃ　を形状に分割して処理する手法
を取っていたため、あまりに細かな分割を行うと、セル
を置けない領域が生じることがあるからである。また、
分割されたＲｅｃｔ領域はそれぞれ別々に処理するため
、ある領域ではセルの密度が大きくなり、別の領域では
逆に小さ（なる等セルの面積密度、言い換えれば配線領
域の全体のバランスが取れなくなるからでもある。その
結果、自動配線の未結線を生しる原因となっていた。

上記の不具合を具体的に説明すると、次のようになる。

第２図は複雑な５ｈａｐｅ形状のモジュール２０を示す
図であり、例えばこのモジュール２０にセル列を配置し
ようとする場合、最初に第３図に示すようにモジュール
２０をＲｅｃ　を分割して領域２１〜２５を設ける。次
いで、セル２６の配置を見積もる訳であるが、例えばセ
ル２６の高さＨよりも低い領域２２．２４はセル２６が
置けず、結局これらの領域２２．２４はデッドスペース
となってしまう。また、第４図に示すＬ字形のモジュー
ル２７では、まず二つのＲｅｃ　ｔに分割して領域２８
．２９を設ける。次いで、領域２８．２９毎にセル３０
ａ〜３０ｅをそれぞれ配置するが、図中上の領域２８で
は配線領域が不足し、逆に下の領域２９では配線領域が
余り過ぎてしまう。すなわち、アンバランスとなる。

これに対して、本実施例では、まず上下の配線領域分を
考慮した平均のセル高さを求め、次いで多角形モジュー
ルのＲｅｃ　ｔを、この平均のセル高さで区切り、その
上にセルの配置が禁止される領域の情報をこのＲｅｃ　
ｔへ重ねる。こうして残った区切られた配置可能領域を
セル列配置領域とみなしてセル配置を行う。具体的に説
明すると、第５図は前述した第２図に示すものと同様に
複雑なＳｈａｐｅ形状のモジュール３１である。このモ
ジュール３１にセル３２を配置する場合、まずセル３２
の平均高さＨａを求める。これは、例えばＣＡＤシステ
ムにおけるレイアウト用のライブラリーからセル３２に
関する必要な各種数値データを引き出し、これに基づい
て平均高さＨａを算出する。なお、このようなライブラ
リーの利用は後述の各ステップでも適宜行われる。セル
３２の平均高さＨａを求めると、次いで、この平均高さ
Ｈａを基に上下列の配線領域分を考慮して第６図に示す
ようにモジュール３１を列を形成する領域３３〜３７に
区切る。次いで、第６図中にハンチングで示すように、
セル３２の平均高さＨａに満たない部分をデッドスペー
ス３８．３９としてセル３２の配置に対する禁止情報と
する。このようにしてデッドスペース３８．３９を除き
、残った領域３３〜３７をセル３２の配置可能領域とみ
なしてセル３２の配置を行う。これによると、従来に比
してデッドスペースが最小限になるとともに、配線領域
も十分にバランスが保たれ極めて好都合となる。

もう一つの例として、第７図に示すＬ字形モジュール４
０にセルを配置する場合を示す。この場合も同様に、最
初にセルの平均高さを求め、次いでこの平均高さおよび
配線領域を考慮してモジュール４０をセル列４１〜４５
を収納する領域に分割し、Ｑれらにセルを配置する。し
たがって、この場合も配線領域が均等に分配される。

再びプログラムに戻り、Ｐ、では上述のようにして見積
り列へ分割されたモジュールにおいて、見積り列を合成
してサブモジュールを作成する。

例えば、Ｌ字形のモジュールであれば、二つのＲｅｃｔ
形状のモジュールができるから、これらをサブモジュー
ルとする。次いで、Ｐ４で内部セルおよび外部端子の列
への割り付けを行う。この割り付けは、次のようにして
行い、特に割り付けに際して旧配置結果を活かし、配置
改善のときの収束が速く、かつ、旧配置よりもさらに最
適な配置となるようにする。本実施例の効果をわかりや
すくするため、最初に、従来の方法を述べる。

一般に、Ｅ　Ｃ（Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｈａｎｇ
ｅ）により回路の一部が変更され再配置を行う際、これ
までのＥＢＢ方式の配置プログラムでは旧配置結果とは
無関係に全く始めから配置を行っていた。これは、配置
プログラムの入力ファイルにセルが配置されているかど
うかのフラグが無く判別できなかったためである。これ
では例えば、マニュアルによる配置結果の修正などをせ
っかく行っても、その結果が次の配置に全く反映されな
いことになる。

これに対して、本実施例では、まず、入力ファイルを変
更し、セルが配置されているかどうかの判別フラグを設
け、既装置セルの座標を読む。次いで、モジュールを上
下配線領域分を考慮したセル高さで区切り、“見積り列
領域”を設定する。

さらに、この“見積り列領域”と旧配置結果のセル列と
の重なりをみて各セルがどの列へ割り付けられるのかを
決定する。これにより、旧配置での列を、そのまま新し
い配置の初期配置とすることができる。以上を“部分初
期配置”と称する。

具体的に説明すると、第８図はＲｅｃｔ形状のモジュー
ル５０に三つのセル列５１〜５３を配置している例であ
る。いま、これからモジュール５０の形状が変わった場
合に対処するため、第８図の配置を旧配置として記憶し
ておく。このとき、セル列５工〜５３の配置座標を読み
込むとともに、第９図に示すようにモジュール５０を上
下配線領域分を考慮したセル高さで区切り、見積り列領
域５４〜５６を設定する。

なお、５７．５８は見積り列境界を示す。次いで、第１
０図に示すように見積り列領域５４〜５６と旧配置結果
のセル列５１〜５３との重なりを見て各セルがどの列へ
割り付けられるのかを決定する。このような旧配置での
列は、そのまま新しい配置の初期配置とされ、以後配置
改善がスムーズに行われることになる。

すなわち、第８図に示す形状のモジュール５０に第１０
図の状態でセルが配置されているとき、これらのセルを
第１１図に示すように別の形状のモジュール６０に配置
換えするとき、第１０図の状態は上述の方法により旧配
置結果として記憶され、この旧配置結果は第１１図のモ
ジュール６０に新たにセルを配置するときの初期配置（
部分初期配置である）という情報となる。したがって、
このような情報によれば、実際上は第１２図に示すよう
にモジュール６０の各見積り領域６１〜６４に対してセ
ル列６５〜６７カ並へられる。この場合、第１２図で、
はセル列６５〜−８７のセル幅の総和（図中左右方向の
長さＬＬ）が列幅（見積り領域６１〜６４の左右方向の
長さＬＸ）を超えてしまったり、セル割り付けの無い列
（見積り領域６４）が生じたりする。ところが、本実施
例ではこのような状況が部分初期配置として適格に把握
されており、以後の処理（ステップＰｓ）ではこの部分
初期配置に基づいて直ちにセル列の配置改善が行われる
。したがって、結果的にセルの配置改善が効率的となる
。

再びプログラムに戻り、ＰＳでは内部セルの列への割り
付けの最適化を行う。列の一部又は全部の入れ換えやシ
ャフリング等がこの処理によって行われる。例えば、前
記第１２図に示した状態のセル配置の改善がこのステッ
プＰ、で行われる。

次に、その代表的処理としてシャフリングについて説明
する。既に従来の問題点で指摘したように、シャフリン
グに際しては列の上下関係のみならず、上下以外の他の
列の接続関係も考慮しないとセルの最適なレイアウトパ
ターンが得られない。

そこで本実施例では、例えば第１３図に示すようなＨ字
形モジュール７０に各セル列７１〜７５が配置されてい
るとき、これらのシャフリングを次のようにして行って
いる。すなわち、シャフリングを行う際、径路およびシ
ャフリングを行う列ペアの位置により、全ての列をアッ
パー（Ｕ）又はロー（Ｌ）に分け、それぞれの列からの
引きっけを意識するようにしている。なお、第１３図以
降の図面では、説明の都合上、セル列についてのハンチ
ングを止めている。

具体的には第１３図のモジュール７０においてセル列番
号で示すと、 （７１）←→（７３）←−（７５） についてシャフリングを行うとき、径路に無関係な列（
セル列７２．７４）も考慮にいれる。したがって、いま
セル列７１−→セルフ３の列ペアでシャフリングを行お
うとするとき、セル列７１側をロー側、セル列７３側を
アッパー側とする。そして、径路に無関係なセル列７２
の列はロー側、セル列７４の列はアッパー側とする。い
ま、第１４図（ａ）に示すように、セル列７１の列の中
にある７１ａという−っのセルが、セル列７２の列の中
の７２ａ〜７２ｃという三つのセルと結び付きが強いと
仮定すると、第１４図（ｂ）に示すように結び付きの強
いセルフ１ａを１度セル列７３へ出してから、セル列７
２の列を通る他の径路でのシャフリングのときに、第１
４図（Ｃ）に示すようにセル列７２の列に移し、セルフ
１ａをセルフ３ａ〜７３ｃの近くに並べ換える。したが
って、このようにすると、モジュール内の全列からの引
き付けコストを意識することとなり、全体的にバランス
の良い割り付け結果を得ることができ、ＬＳＩのレイア
ウト設計について効率を高め、納期の短縮やコストの低
下を図ることができる。

以上のステップＰ、の処理を活用すると、例えば前記第
１２図に示したような部分初期配置のモジュールは本実
施例のシャフリングによりモジュール幅を超える部分に
位置しているセルを見積り領域６４へ適切にかつ容易に
移すことができ、配置改善を極めてスムーズに行うこと
ができる。

再びプログラムに戻り、Ｐ、では内部セルの列内での順
序の初期改善（特に、カットラインの設定）を行う。カ
ットラインの設定についても本実施例独自の部分があり
、従来よりも技術が進んでいるので、最初に従来の例か
ら述べる。

−Ｍに、ＥＢＢ方式の配置プログラムではＭｉｎ−Ｃｕ
ｔ法を用いて列内順序の最適化を行っている。

その際のカットライン（Ｃｕｔ　Ｌｉｎｅ）は自動設定
される。ここに、Ｍｉｎ−Ｃｕｔ法とは、チップ上で垂
直、水平方向にカットラインを設定し、カットラインで
切られるネット数が最小となるように回路を順次分割し
ていき、ブロック集合要素を細分化していく方法である
。例えば、第１５図（ａ）に示すように、セル列８１を
分割するカットライン８２に対してそのカットライン８
２によって切られるネット　（接続ライン）８３をでき
るだけ少なくするように、第１５図（ｂ）に示すように
セル８１ａを図中右側のセル８１ｂの近くに移動交換す
る配置改善手法が良い例である。

これまではＲｅｃ　を又はせいぜいＬ字形状のモジュー
ルのみしか扱わなかったため、カットラインの設定はモ
ジュール幅を基準に行っている。ところがモジュール形
状が複雑になるにつれ、無効なカットラインが生じる可
能性が大きくなり、各列幅毎にカットラインを設定する
必要がある。この不具合を具体例に示すと、第１６図の
ようになる。第１６図において、モジュール９０につい
てモジュール幅を２ｎ（本実施例では４個）に分割する
ようなカットライン９１〜９３を自動的に設定すると、
モジュール９０の三つのセル列９４〜９６はカットライ
ン９１〜９３によって計１２個の領域にカットされる。

このように、カットラインの設定がモジュール幅を基準
に行われており、第１６図に示すようなＲｅｃｔ形状の
モジュール９０では無効なカットラインが出る可能性は
比較的少ない。ところが、第１７図に示すような５ｈａ
ｐｅ形状のモジュール１００の場合、内部のセル列１０
１〜１０５に対して第１６図の場合と同様に単にモジュ
ール幅を４個に分割するため、三つのカットライン１０
６〜１０８を設定すると、一つのカットライン１０７は
セル列１０３を横切るものの、他のセル列１０１．１０
２．１０４．１０５は横切らない。

また、カントライン１０６によって切られたセル列１０
１．１０４はそのセンタ部分で区切らず、一方の部分（
１０４ｂを指す）は狭くなっており、列の大きさを考慮
した最適なカットラインとなっていない。したがって、
これは無効なカットラインとなる場合もあり、改善が望
まれる。

そこで本実施例では、上下方向に接する略同じ幅の列を
一つのまとまり（サブモジュール）とみなし、各サブモ
ジュール毎にその幅を基準にしてカットラインを設定す
る。そうすることにより、各列は適切な間隔で区切られ
、モジュール幅を基準とした従来のカットラインに比し
て最適なセル配置を得ることが可能になる。

具体的には、第１８図に示すような５ｈａｐｅ形状のモ
ジュール１１０に五つのセル列１１１〜１１５が配置さ
れているとき、これらのセル列１１１〜１１５は同じ幅
であるから、それぞれサブモジュールとみなす。そして
、各サブモジュール毎に、言い換えればセル列１１１〜
１１５毎にその幅を基準としてカットライン１１６〜１
３０を設定する。これにより、各サブモジュールは何れ
もその列内では同一面積の四つの部分に分割されること
となり、カットライン１１６〜１３０の無駄が全（なく
、極めて適切な分割となる。したがって、列内のセルの
配置交換に際してもＭｉｎ−Ｃｕｔ法の効果を最大限に
発揮することができる。

一方、第１８図とは違う形状の第１９図に示すように凹
を逆にしたような形状のモジュール１４０に五つのセル
列１４１〜１４５が配置されている例のときは、まずこ
れらを何れもサブモジュールとみなし、各サブモジュー
ル毎にそれらの幅を基準として９本のカントライン１４
６〜１５４を設定する。この場合、セル列１４１と１４
３およびセル列１４２と１４４はそれぞれ略同じ幅とみ
なし同一のサブモジュールとし、カットラインを共通に
している。このような形状のモジュール１４０であって
も第１８図の例と同様の効果を得ることができるのは勿
論である。

再びプログラムに戻り、Ｐ６でカットラインを最適に自
動設定した後はＰ、で内部セルの列内での順序を最適化
する。これは、同一の列内における多数のセルを近傍の
他の列のセルとの接続関係等を考慮し、互いに配置を入
れ換えて列内での女ルを最適パターンに配置交換するも
のである。

次いで、Ｐ８で内部セルのＹ　−ｍｉｒｒｏｒ反転によ
る配置改善を行う。これは、モジュールを二次元の平面
と考えてそのＹ軸（縦方向）を基準として左右のセル位
置をそっくり反転させるもので、ＣＡＤによるマイクロ
プロセッサを用いる特有のテクノロジー処理として有効
なものである。

次いで、Ｐ９で外部端子のセル列への割り付けを変更し
、外部端子とセル列との接続関係が最適になるようにす
る。

Ｐｌ。では配線のためのチャネル幅を見積もる。

ゲートアレイＬＳＩやスタンダードセルＬＳＩでは、セ
ル領域が互いに向かい合い、配線領域がそのあいだに存
在するケースがほとんどである。この配線領域をチャネ
ルとよび、チャネル内の配線格子はトラックとよんでい
る。チャネルの上下の辺に接続すべき端子が並び、幹線
と支線とに配線線分を割当てて配線を完成させることに
なる。

次いで、ｐＨでセル列を１列おきにＸ　−ｍｉｒｒｏｒ
反転、すなわちＸ軸（横軸）を基準としてその上下のセ
ル列の位置をそっくり入れ換えることにより、パターン
を最適化する。

ｐＨｚではセル列に対して外部端子の座標を決定し、レ
イアウト設計を完了する。そして、最後にＰＩ３で以上
の配線結果を外部に出力する。例えば、外部のプロフタ
に出力してレイアウトを図面に描く。

このように、本実施例ではプログラムのステップ中、Ｐ
ｚ　、Ｐ４　、Ｐｓ　、Ｐａに従来と異なる新しい方法
を用いているので、ＬＳＩの内部セルを低コストで最適
パターンに配置し、レイアウト設計の効率を格段と向上
させることができる。

なお、上記プログラム中において、ステップＰＩＩ　、
Ｐ９　、ｐ、□の処理はプログラム制御文で指定があっ
た場合のみ行われる。

〔効　果〕

本発明によれば、内部セルのセル列への割り付けを最適
化する工程を、シャフリング法で行い、該シャフリング
法ではシャフリングの径路およびシャフリングを行う列
ペアの位置により全ての列を少なくとも二つの領域に分
け、それぞれの領域内にあるセル列との接続関係を考慮
してシャフリングを行っているので、モジュール内の全
列からの引き付けコストを意識した全体的に極めてバラ
ンスの良い割り付けを行うことができ、ＬＳＩの各内部
セルを低コストで最適パターンに配置することができる
。

【図面の簡単な説明】 第１〜１９図は本発明に係る半導体装置の製造方法の一
実施例を示す図であり、 第１図はそのレイアウト設計のプログラムを示すフロー
チャート、 第２図はその第１のモジュールを示す図、第３図はその
第１のモジュールにセルを配置するときの配置図、 第４図はその第２のモジュールにセルを配置するときの
配置図、 第５図はその第１のモジュールを分割するときのレイア
ウト図、 第６図はその第１のモジュールを分割してデッドスペー
スが生じたときのレイアウト図、第７図はその第２のモ
ジュールに最適にセルを配置したときの配置図、 第８図はその第３のモジュールにセル列を配置した例を
示す配置図、 第９図はその第３のモジュールを見積り列領域に分けた
状態を示す図、 第１０図はその第３のモジュールの各見積り列領域にセ
ルを配置した例を示す配置図、 第１１図はその第４のモジュールを示す図、第１２図は
その第４のモジュールにセル列を配置した例を示す配置
図、 第１３図はその第５のモジュールにセルを配置した例を
示す図、 第１４図（ａ）〜（ｃ）はその第５のモジュール内でセ
ルを移動するときの動きを説明するための図、 第１５図（ａ）（ｂ）はそのＭｉｎ−Ｃｕｔ法を説明す
るための図、 第１６図はその第６のモジュールを示す図、第１７図は
その第７のモジュールを示す図、第１８図はその第８の
モジュールを示す図、第１９図はその第９のモジュール
を示す図、第２０．２１図は従来の半導体装置の製造方
法を説明するための図であり、 第２０図はその第１のモジュールを示す図、第２１図は
その第２のモジュールを示す図である。 ５０．６０．７０．９０１ ．１４０・・・・・・モジュール、 ３３〜３７・・・・・・領域、 ３２、・・・・・・セル、 トスペース、 ７１〜７５．６５〜６８．８１．１０１２０．２７．３
１．４０． １００．１１０ ２１〜２５．２８．２９． ２６．３０ａ〜３０ｅ。 ３８．３９・・・・・・デソ ４１〜４５．５１〜５３、 〜１０５．１１１　、１１５．１４１〜１４５・・・セ
ル列、５４〜５６・・・・・・見積り列領域、５７．５
８・・・・・・見積り列境界、６１〜６４・・・・・・
見積り領域、 ８２．１０６〜１０８　．１１６　〜１３０　．１４６
　〜１５４・・・・・・カットライン、 ８３・・・・・・ネット。 一実施例の第１のモジュールを示す図 第２図 一実施例の第１のモノニールを分、す１シた図第３図 一実施例の第２のモジュールを示す図 第 図 一実施例の第２のモノニールに最適にセルを配置したと
きの配置図 第 図 一実施例の第３のモジュールに゛！ル列を配置しｆ二叉
ｇ８図 一実施例の第１のモジュールを分割する′とさのレイア
ウト図窮５図 生したときのレイアウト図 第６図 一実施例の第３のモジュールを見積りタリ領域に分け１
こ図第 図 一実施例の第３モノニールの各見積り列領域にセルを配
置した図第１０図 実施例の第４のモジコールを示す図 第 図 一実施例の第４のモジス ルにセル列を配置しＬ図 第 図 一実施例の第５のモノニール内でセルを移動するときＣ
つ説明図箱 図 一一実ｍ　例の第５のモジュールにセルを配置した図第 図 一実施例のＭｉ口 Ｃｕｔ法を説明するための図 第 図 一実施例の第６のモノニールを示す図 第 図 一実施例の第７のモノニールを示す図 第　１７　　図 一実施例の第８のモノニールを示す図 第１８図 従来の第２のシャフリング法を説明するための図第 図 一実施例の第９のモノニールを示す図 第１９図 従来の第１のノヤフリング法を説明するための図第 図 事件との関係

Claims (4)

【特許請求の範囲】
1. （１）論理ブロックを構成する内部セルの数や形状等に
   基づいて多数の内部セルを集合、配置するためのモジュ
   ールを決定する第１の工程と、内部セルを一列に並べる
   セル列配置領域にモジュールを分割する第２の工程と、 セル列配置領域に外部端子や所定数の内部セルを集合さ
   せた複数のセル列を割り付ける第３の工程と、 内部セルのセル列への割り付けを最適化する第４の工程
   と、 内部セルのセル列内における配置を最適化する第５の工
   程と、 内部セルに対する外部端子の列への割り付け変更あるい
   はセル列間の配線のための領域の設定を行うとともに、
   外部端子の位置を決定する第６の工程と、 を含む半導体装置の製造方法において、 前記第４の工程は、隣り合う２つのセル列同士でセルを
   交換するシャフリング法であって、該シャフリング法は
   シャフリングの径路およびシャフリングを行う列ペアの
   位置により全ての列を少なくとも２つの領域に分け、そ
   れぞれの領域内にあるセル列との接続関係を考慮してシ
   ャフリングを行うようにしたことを特徴とする半導体装
   置の製造方法。
2. （２）前記第２の工程は、隣接するセル列のの配線領域
   分を考慮して内部セルの平均高さを求め、この平均高さ
   に基づいてモジュール内を複数のセル列配置領域に分割
   するようにしたことを特徴とする特許請求の範囲第１項
   記載の半導体装置の製造方法。
3. （３）前記第３の工程は、モジュール内にセルが配置さ
   れているか否かを判別する判別フラグを設けるとともに
   、先に配置されているセルの位置を読み込み、 論理ブロックからなりセルにより構成される集積回路の
   回路要求に変更があるときは隣接するセル列に対する配
   線領域分を考慮しつつ、セルの高さに基づいてモジュー
   ルを見積り列領域に分割し、 この見積り列領域と先に配置のセル列との重なりを見て
   回路変更要求に従って各セルをセル列に割り付けるよう
   にしたことを特徴とする特許請求の範囲第１項記載の半
   導体装置の製造方法。
4. （４）前記第５の工程は、セル列を複数に分割するカッ
   トライン方式を含むものであって、 該カットライン方式は隣り合う略同じ幅のセル列を一つ
   のまとまったサブモジュールとみなし、 各サブモジュール毎にその幅を基準としてカットライン
   を設定するようにしたことを特徴とする特許請求の範囲
   第１項記載の半導体装置の製造方法。