JPH02168726A - 排他的論理和ゲート - Google Patents
排他的論理和ゲートInfo
- Publication number
- JPH02168726A JPH02168726A JP32419388A JP32419388A JPH02168726A JP H02168726 A JPH02168726 A JP H02168726A JP 32419388 A JP32419388 A JP 32419388A JP 32419388 A JP32419388 A JP 32419388A JP H02168726 A JPH02168726 A JP H02168726A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input terminal
- transistor
- high level
- low level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は排他的論理和（Ｅ −ＯＲ）ゲートに係り、％
ｌこ回路規模を小さくするためｌこ２個のＭＯＳトラン
ジスタで構成するＥ−ＯＲゲグーｌこ関する。
ｌこ回路規模を小さくするためｌこ２個のＭＯＳトラン
ジスタで構成するＥ−ＯＲゲグーｌこ関する。
従来、この種の２人力Ｅ−ＯＲゲートは、第２図に示す
ように、１０個のトランジスタで構成されており、Ｉ３
．Ｉ４入力端子がともｔこ高（Ｈｉｇｈ）レベルのとき
、Ｎチャネルトランジスタ１０．１１が導通（ＯＮ）、
Ｐチャネルトランジスタ８，９が非導通（ＯＦＦ）なの
で、節点１８は低（Ｌｏｗ）レベルとなる。このため、
Ｎチャネルトランジスタ１７はＯＦＦ、Ｐチャネルトラ
ンジスタ１４が０ＮＯｆだ、Ｐチャネルトランジスタ１
２．１３はＯＦＦ、Ｎチャネルトランジスタ１５．１６
がＯＮするので、０２出力端子７はＬｏｗ レベルと
なる。次に、■３入力端子工がＨｉｇｈレベル、Ｉ４入
力端子２がＬｏｗ レベルの場合、トランジスタ１０
．１１がＯＮ、 トランジスタ８，１１がＯＦＦで、
節点１８はＬｏｗ レベルｌこなり、トランジスタ１
４がＯＮ、ｌ−ランジスク１７がＯＦＦ ｌ、、トラン
ジスタ１２がＯＮするので、０２出力端子７はＨ４ｇｈ
レベルとなる。以下同様に、１３入力端子１がＬｏｗ
レベル、Ｉ４入力端子２がＨｉｇｈレベルのときは、０
２出力端子７はＨｉｇｈレベルで、Ｉ３．Ｉ４入力端子
１，２がともζこＬｏｗ レベルの場合は、出力端子
７はＬｏｗ レベルになり、一連のＥ−ＯＲゲート動作
を行う。
ように、１０個のトランジスタで構成されており、Ｉ３
．Ｉ４入力端子がともｔこ高（Ｈｉｇｈ）レベルのとき
、Ｎチャネルトランジスタ１０．１１が導通（ＯＮ）、
Ｐチャネルトランジスタ８，９が非導通（ＯＦＦ）なの
で、節点１８は低（Ｌｏｗ）レベルとなる。このため、
Ｎチャネルトランジスタ１７はＯＦＦ、Ｐチャネルトラ
ンジスタ１４が０ＮＯｆだ、Ｐチャネルトランジスタ１
２．１３はＯＦＦ、Ｎチャネルトランジスタ１５．１６
がＯＮするので、０２出力端子７はＬｏｗ レベルと
なる。次に、■３入力端子工がＨｉｇｈレベル、Ｉ４入
力端子２がＬｏｗ レベルの場合、トランジスタ１０
．１１がＯＮ、 トランジスタ８，１１がＯＦＦで、
節点１８はＬｏｗ レベルｌこなり、トランジスタ１
４がＯＮ、ｌ−ランジスク１７がＯＦＦ ｌ、、トラン
ジスタ１２がＯＮするので、０２出力端子７はＨ４ｇｈ
レベルとなる。以下同様に、１３入力端子１がＬｏｗ
レベル、Ｉ４入力端子２がＨｉｇｈレベルのときは、０
２出力端子７はＨｉｇｈレベルで、Ｉ３．Ｉ４入力端子
１，２がともζこＬｏｗ レベルの場合は、出力端子
７はＬｏｗ レベルになり、一連のＥ−ＯＲゲート動作
を行う。
前述した従来のＥ−ＯＲゲートは、トランジスタ１０個
を用いて構成されるため、回路規模が犬きくなす、゛特
に半導体集積回路に実現した場合、集積度が低く、コス
ト高ｌこなる欠点がある。
を用いて構成されるため、回路規模が犬きくなす、゛特
に半導体集積回路に実現した場合、集積度が低く、コス
ト高ｌこなる欠点がある。
本発明の目的は、前記欠点が解決され、回路構成が単純
で規模も小さく、集積度を向上でき、コスト低減が図れ
るようにした排他的論理和ゲートを提供することにある
。
で規模も小さく、集積度を向上でき、コスト低減が図れ
るようにした排他的論理和ゲートを提供することにある
。
本発明の排他的論理和ゲートの構成は、＠ｊのＭＯＳト
ランジスタの第１の電極を第１の入力とし、第２のＭＯ
Ｓトランジスタの第１の電極を第２０入力とし、前記第
１．第２のＭＯＳトランジスタの第２の電極を共通接続
して出力となすと共に抵抗を介して一定電位源に接続し
、前記第１のＭＯＳトランジスタのゲートを前記第２の
ＭＯＳトランジスタの第１の電極に接続し、前記第２の
ＭＯＳトランジスタのゲートを前記第１のＭＯＳトラン
ジスタの第１の電極に接続したことを特徴とする。
ランジスタの第１の電極を第１の入力とし、第２のＭＯ
Ｓトランジスタの第１の電極を第２０入力とし、前記第
１．第２のＭＯＳトランジスタの第２の電極を共通接続
して出力となすと共に抵抗を介して一定電位源に接続し
、前記第１のＭＯＳトランジスタのゲートを前記第２の
ＭＯＳトランジスタの第１の電極に接続し、前記第２の
ＭＯＳトランジスタのゲートを前記第１のＭＯＳトラン
ジスタの第１の電極に接続したことを特徴とする。
次に本発明ζこついて図面を参照して説明する。
第１図は本発明の一実施例排他的論理和ゲートを示す回
路図である。第１図１こおいて、１１入力端子１をソー
ス入力とするＰチャネルトランジスタ３と、Ｉ２入力端
子２をソース入力とするＰチチャネルトランジスタ４と
があり、ドレインは共通接続されている。さらに、トラ
ンジスタ３のゲートはトランジスタ４のソースと、トラ
ンジスタ４のゲートはトランジスタ３のソースと接続さ
れている。抵抗６はプルダウン抵抗として、一端はトラ
ンジスタ３，４のドレインと接続され、他端は接地（Ｇ
ＮＤ）に接続されている。
路図である。第１図１こおいて、１１入力端子１をソー
ス入力とするＰチャネルトランジスタ３と、Ｉ２入力端
子２をソース入力とするＰチチャネルトランジスタ４と
があり、ドレインは共通接続されている。さらに、トラ
ンジスタ３のゲートはトランジスタ４のソースと、トラ
ンジスタ４のゲートはトランジスタ３のソースと接続さ
れている。抵抗６はプルダウン抵抗として、一端はトラ
ンジスタ３，４のドレインと接続され、他端は接地（Ｇ
ＮＤ）に接続されている。
今、入力端子１．２がともにＨｉｇｈレベルのときは、
トランジスタ３．４ともｏｐｐし、どちらのドレインも
ハイ・インピーダンスとなるが、プルダウン抵抗６のた
め出力端子７はＬｏｗ レベルになる。１１入力端子１
がＨｉｇｈレベル、Ｉ２入力端子２がＬｏｗ レベル
のとき、トランジスタ３がＯＮし、そのドレインはＨｉ
ｇｈレベル、トランジスタ４はＯＦ Ｆ Ｌ、、ハイ・
インピーダンスとなるので、出力端子７はＨｉｇｈレベ
ルとなり、同様に入力端子１がＬｏｗ レベル、入力
端子２がＨｉｇｈレベルのときも、出力端子７はＨｉｇ
ｈレベルになる。また、入力端子１．２がともｔこＬｏ
ｗレベルのときは、トランジスタ３，４どちらもＯＮＬ
、で、出力端子７はＬｏｗ レベルになる。
トランジスタ３．４ともｏｐｐし、どちらのドレインも
ハイ・インピーダンスとなるが、プルダウン抵抗６のた
め出力端子７はＬｏｗ レベルになる。１１入力端子１
がＨｉｇｈレベル、Ｉ２入力端子２がＬｏｗ レベル
のとき、トランジスタ３がＯＮし、そのドレインはＨｉ
ｇｈレベル、トランジスタ４はＯＦ Ｆ Ｌ、、ハイ・
インピーダンスとなるので、出力端子７はＨｉｇｈレベ
ルとなり、同様に入力端子１がＬｏｗ レベル、入力
端子２がＨｉｇｈレベルのときも、出力端子７はＨｉｇ
ｈレベルになる。また、入力端子１．２がともｔこＬｏ
ｗレベルのときは、トランジスタ３，４どちらもＯＮＬ
、で、出力端子７はＬｏｗ レベルになる。
以上説明したように、本発明は、単純かつ回路規模が小
さく、特に半導体集積回路で構成する場合はその集積度
を向上でき、コスト低減できる効果がある。
さく、特に半導体集積回路で構成する場合はその集積度
を向上でき、コスト低減できる効果がある。
第１図は本発明の実施例の排他的論理和ゲートを示す回
路図、第２図は従来の２人力Ｅ−ＯＲゲートを示す回路
図である。 １．２・・・・・入力端子、５・−・・・・節点、６・
・・・・・プルダウン抵抗、７・・・・・・出力端子、
３，４，８，９゜］、 ２ 、１３ 、１４・・・・・
・ＰチャネルＭＯＳトランジスタ、１０．１１．１５，
１６．１７・・・・・・ＮチャネルＭＯＳトランジスタ
。 代理人 弁理士 内 原 晋
路図、第２図は従来の２人力Ｅ−ＯＲゲートを示す回路
図である。 １．２・・・・・入力端子、５・−・・・・節点、６・
・・・・・プルダウン抵抗、７・・・・・・出力端子、
３，４，８，９゜］、 ２ 、１３ 、１４・・・・・
・ＰチャネルＭＯＳトランジスタ、１０．１１．１５，
１６．１７・・・・・・ＮチャネルＭＯＳトランジスタ
。 代理人 弁理士 内 原 晋
Claims (1)
- 第１のＭＯＳトランジスタの第１の電極を第１の入力と
し、第２のＭＯＳトランジスタの第１の電極を第２の入
力とし、前記第１、第２のＭＯＳトランジスタの第２の
電極を共通接続して出力となすと共に抵抗を介して一定
電位源に接続し、前記第１のＭＯＳトランジスタのゲー
トを前記第２のＭＯＳトランジスタの第１の電極に接続
し、前記第２のＭＯＳトランジスタのゲートを前記第１
のＭＯＳトランジスタの第１の電極に接続したことを特
徴とする排他的論理和ゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32419388A JPH02168726A (ja) | 1988-12-21 | 1988-12-21 | 排他的論理和ゲート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32419388A JPH02168726A (ja) | 1988-12-21 | 1988-12-21 | 排他的論理和ゲート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02168726A true JPH02168726A (ja) | 1990-06-28 |
Family
ID=18163107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32419388A Pending JPH02168726A (ja) | 1988-12-21 | 1988-12-21 | 排他的論理和ゲート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02168726A (ja) |
-
1988
- 1988-12-21 JP JP32419388A patent/JPH02168726A/ja active Pending
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