JPH02170580A - PIN photodiode - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＩＮフ電トダイオードに関するものであり、
例えば先ファイバ通信用の０ＥＴＣなどに利用される。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a PIN photodiode,
For example, it is used for 0ETC for fiber-to-fiber communication.
（従来の技術）
ＰＩＮフォトダイオードは高帯域、低暗電流化が容易に
実現できるので、光通信用のデバイスに適している。こ
のようなＰＩＮフォトダイオードの従来技術は、例えば
Ｓ、Ｍ、Ｓｚｅ￥ｆの「半導体デバイスの物理、第２版
Ｊ （Ｐｈｙｓｌｃｓ ｏｆＳｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｄｅｖｌｃｅｓ ２ｎｄ Ｅｄｌｔｌｏｎ
） ｐ、７ ５ ４〜７６０などに示されている。(Prior Art) PIN photodiodes are suitable for optical communication devices because they can easily achieve a high bandwidth and low dark current. The prior art of such a PIN photodiode is described in, for example, "Physics of Semiconductor Devices, 2nd Edition J" by S.M.Sze￥f.
or Devlces 2nd Edltlon
) p., 754-760, etc.
このダイオードの代表的な断面構造を模式的に示すと、
第７図のようになる。図示の通り、ｎ型のＩｎＰ基板７
１の上面にはノンドープのＧａＩｎＡｓを結晶成長した
ｉ型の光吸収層７２が形成され、光吸収層７２の表面付
近にはｚｎの拡散あるいはＢｅのイオン注入でｐ ｕ
ｒａ域７３が形成されている。ｐ型頭域７３にオーミッ
ク接触するｐａｌ極７４はＡｕ／Ｚｎ／Ａｕからなり、
ＩｎＰ基板７１の裏面にオーミック接触するｎ！！２電
極′７５は＾ｕＧｅ／Ｎｉ等からなっている。A typical cross-sectional structure of this diode is shown schematically.
It will look like Figure 7. As shown in the figure, an n-type InP substrate 7
An i-type light absorption layer 72 is formed by crystal-growing non-doped GaInAs on the upper surface of 1. Near the surface of the light absorption layer 72, p u is formed by Zn diffusion or Be ion implantation.
A ra area 73 is formed. The pal pole 74 in ohmic contact with the p-type head region 73 is made of Au/Zn/Au,
n! makes ohmic contact with the back surface of the InP substrate 71. ! The two electrodes '75 are made of uGe/Ni or the like.
しかしながら、上記の従来技術では、拡散工程やイオン
注入工程を経てＰＩＮフォトダイオードのｐ型頭域７３
が作製されるため、製造工程が複雑化するだけでなく、
下記のような特性上の欠点も有していた。すなわち、Ｚ
ｎの拡散は熱処理を伴い、またＢｅのイオン注入でもア
ニールと呼ばれる熱処理を伴うため、光吸収層７２を形
成するＧａ１ｎＡｓの純度が低下する。また、ｎ型電極
７４としてＡｕ／Ｚｎ／Ａｕを用いるときは合金化（ア
ロイ）処理を伴うため、Ａｕが半導体中の１μｍ程度の
深さまで拡散されてしまう。このため、ＰＩＮフォトダ
イオードの暗電流が（光ｈνを入射しないときの逆方向
電流）増加してしまう欠点があった。However, in the above conventional technology, the p-type head region 73 of the PIN photodiode is formed through a diffusion process and an ion implantation process.
Not only does this complicate the manufacturing process, but
It also had the following characteristic defects. That is, Z
Diffusion of n involves heat treatment, and ion implantation of Be also involves heat treatment called annealing, so the purity of Ga1nAs forming the light absorption layer 72 decreases. Further, when Au/Zn/Au is used as the n-type electrode 74, an alloying process is involved, so Au is diffused to a depth of about 1 μm in the semiconductor. For this reason, there is a drawback that the dark current of the PIN photodiode (reverse current when no light hv is incident) increases.
そこで本発明は、暗電流を低減させたＰＩＮフォトダイ
オードを提供することを目的とする。Therefore, an object of the present invention is to provide a PIN photodiode with reduced dark current.
本発明に係るＰＩＮフォトダイオードは、基板と、この
基板上に不純物ドーピングを伴って順次に結晶成長され
たｎ型、ｉ型およびｐ型のＧａＩｎＡｓ層と、最上層の
ｐ型Ｇａ１ｎＡｓ層にオーミック接触して形成されたノ
ンアロイ電極とを備えることを特徴とする。The PIN photodiode according to the present invention has a substrate, n-type, i-type, and p-type GaInAs layers that are successively crystal-grown with impurity doping on the substrate, and an ohmic contact between the top layer of the p-type GaInAs layer. It is characterized by comprising a non-alloy electrode formed as follows.
本発明によれば、ｎ型、ｉ型およびｐ型のＧａＩｎＡｓ
層を形成する際に格別の熱処理をしなくてもよいので、
ｎ型Ｇａ１ｎＡｓからなる光吸収層を高純度に保つこと
ができる。また、ｐ型電極はノンアロイで形成されてい
るので、このｐ型電極の構成材料が光吸収層上のｐ型頭
域に拡散されてしまうこともない。According to the present invention, n-type, i-type and p-type GaInAs
Since there is no need for special heat treatment when forming the layer,
The light absorption layer made of n-type Ga1nAs can be maintained at high purity. Further, since the p-type electrode is formed of non-alloy, the constituent material of the p-type electrode will not be diffused into the p-type head region on the light absorption layer.
以下、添付図面を参照して、本発明の詳細な説明する。 Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
第１図は実施例に係るＰＩＮフォトダイオード断面図で
ある。FIG. 1 is a cross-sectional view of a PIN photodiode according to an embodiment.
図示の通り、半絶縁性のＩｎＰ基板１１の上面には、不
純物ドーピングを伴ったエピタキシャル成長によるｎ型
Ｇａ１ｎＡｓ層１２が形成され、このｎ型Ｇａ１ｎＡｓ
層１２の上には不純物ドーピングを伴わないエピタキシ
ャル成長によるアンドープのｎ型Ｇａ Ｉｎ Ａｓから
なる光吸収層１３が形成されている。更に、光吸収層１
３の上には不純物ドーピングを伴ったエピタキシャル成
長によるｐ型Ｇａ Ｉｎ Ａｓ層１４が形成されている
。As shown in the figure, an n-type Ga1nAs layer 12 is formed on the upper surface of a semi-insulating InP substrate 11 by epitaxial growth with impurity doping.
A light absorption layer 13 made of undoped n-type Ga In As is formed on the layer 12 by epitaxial growth without impurity doping. Furthermore, the light absorption layer 1
A p-type Ga In As layer 14 is formed on the layer 3 by epitaxial growth with impurity doping.
このような構成の半導体層はメサエッチングされ、第１
図のようにｎ型Ｇａ Ｉ ｎＡｓ層は電極形成のため表
面が露出している。The semiconductor layer having such a structure is mesa-etched, and the first
As shown in the figure, the surface of the n-type GaInAs layer is exposed for electrode formation.
ｎ型電極１５はｐ型ＧａＩｎＡｓ層１４の上にＴｉ ／
Ｐ、ｔ ／Ａｕをノンアロイで積層して形成され、ｎ型
電極１６は露出したｎ型Ｇａ Ｉｎ Ａｓ層１２の上に
ＡｕＧｅ／Ｎｉ等を積層し、アロイを施して形成される
。ここで、ｎ型電極１５についテハ、ＴＩの厚サバ例え
ば３００〜８００Ａ。The n-type electrode 15 is made of Ti/
The n-type electrode 16 is formed by laminating P, t 2 /Au in a non-alloy manner, and the n-type electrode 16 is formed by laminating AuGe/Ni or the like on the exposed n-type Ga In As layer 12 and applying an alloy. Here, the thickness of the n-type electrode 15 is, for example, 300 to 800A.
Ｐｔの厚サバ例えば３ｏｏ〜８ｏｏＡＳＡｕの厚さは例
えば５００〜２００ＯＡに設定される。このようなＴｌ
／Ｐｔ／Ａｕを用いると、ノンアロイでｐ型オーミック
電極を得ることができる。なお、Ａｕ （２００〜８
００Ａ）／Ｚｎ （４００〜８００ Ａ ） ／ Ａ
ｕ （５００〜２００ ＯＡ ）をｎ型電極１５とし
て用いることも可能である。The thickness of Pt, for example, 30 to 80 OA, is set to 500 to 200 OA. Tl like this
/Pt/Au allows a non-alloy p-type ohmic electrode to be obtained. In addition, Au (200~8
00A)/Zn (400~800A)/A
It is also possible to use u (500 to 200 OA) as the n-type electrode 15.
実施例のＰＩＮフォトダイオードでは、ｐ型Ｇａ１ｎＡ
ｓ層１４についてもエピタキシャル成長で形成され、ま
たｎ型電極１５はノンアロイで形成されているので、光
吸収層１３のＧａ ＩｎＡｓは十分な高純度に保つこと
ができる。また、ｎ型電極１５の構成材料がｐ型Ｇａ１
ｎＡｓ層１４に拡散していくこともないので、暗電流を
著しく低減できる。さらにｎ型電極１５はノンアロイで
あるため、その下のｐ型ＧａＩｎＡｓ層１４を十分に薄
くする（例えば１μｍ以下）ことができるので空乏層内
で発生するキャリアが増加し、広帯域化も可能になる。In the PIN photodiode of the example, p-type Ga1nA
Since the s-layer 14 is also formed by epitaxial growth and the n-type electrode 15 is formed of non-alloy, the Ga InAs of the light absorption layer 13 can be maintained at a sufficiently high purity. Furthermore, the constituent material of the n-type electrode 15 is p-type Ga1.
Since it does not diffuse into the nAs layer 14, dark current can be significantly reduced. Furthermore, since the n-type electrode 15 is non-alloy, the p-type GaInAs layer 14 underneath can be made sufficiently thin (for example, 1 μm or less), which increases the number of carriers generated in the depletion layer, making it possible to widen the band. .
第２図は実施例によるＰＩＮフォトダイオードの暗電流
低減効果を、従来のＰＩＮフォトダイオードと対比説明
するＶ−１特性図である。同図（ａ）は従来のＰＩＮフ
ォトダイオードに対応し、Ａｕ （３００Ａ）／Ｚｎ
（１００Ａ）／Ａｕ（１００ＯＡ）をｐ型電極とし
て用いて、４００℃、６０秒のアロイを施したものであ
る。逆バイアスを一２Ｖ程度としたときでも、数μＡの
大きな暗電流が現れている。同図（ｂ）は本発明のＰＩ
Ｎフォトダイオードに対応し、ＴＩ （５００Ａ）
／Ｐｔ （５００Ａ） ／Ａｕ （１００ＯＡ）をノン
アロイのｐ型電極として用いたものである。FIG. 2 is a V-1 characteristic diagram illustrating the dark current reduction effect of the PIN photodiode according to the embodiment in comparison with a conventional PIN photodiode. The same figure (a) corresponds to the conventional PIN photodiode, and the Au (300A)/Zn
Alloying was performed at 400°C for 60 seconds using (100A)/Au (100OA) as a p-type electrode. Even when the reverse bias is set to about -2V, a large dark current of several μA appears. The figure (b) shows the PI of the present invention.
Compatible with N photodiode, TI (500A)
/Pt (500A) /Au (100OA) is used as a non-alloy p-type electrode.
逆バイアスを一１０Ｖ程度としたときでも、数ｎＡの低
い暗電流に抑えられている。このように、ノンアロイコ
ンタクトをｐ型電極に用いることで、暗電流をμＡオー
ダーからｎＡオーダーに著しく低減できる。Even when the reverse bias is set to about -10V, the dark current is suppressed to a low level of several nA. In this way, by using a non-alloy contact for the p-type electrode, the dark current can be significantly reduced from the μA order to the nA order.
なお、ｎ型電極１６についてもノンアロイコンタクトと
することが可能である。Note that the n-type electrode 16 can also be made of a non-alloy contact.
次に、本発明者らが行なった具体例を説明する。Next, a specific example carried out by the present inventors will be explained.
本発明者らはＯＭＶＰＥ （有機金属気相成長）法を用
いて、ＰＩＮフォトダイオードとＨＥＭＴ（高電子移動
度トランジスタ）からなる０ＥＩＣ（光電子集積回路）
を試作したが、ＨＥＭＴについては本発明とは直接に関
係しないので、詳細な説明は省略する。The present inventors used the OMVPE (organic metal vapor phase epitaxy) method to create an 0EIC (optoelectronic integrated circuit) consisting of a PIN photodiode and a HEMT (high electron mobility transistor).
Although the HEMT is not directly related to the present invention, a detailed explanation thereof will be omitted.
エピタキシャル成長
ＯＭＶＰＥ装置としては、減圧、縦型リアクタの装置を
用い、表１に示す条件において成長を行った。Ｇａｌｎ
Ａｓ層の純度としては、キャリア密度約ｌＸ１０ｃｍ、
室温での電子移動度的１００００ｃｄ／Ｖｓが得られて
いる。ＨＥＭＴにおいてはへテロ接合界面の急峻性が重
要であるが、シュブニコフ・ド・ハース効果よりｎ−Ａ
ｌＩｎＡｓ／ＧａＩｎＡｓ選択ドープ構造において２次
元電子の存在を確認しており、良好な界面急峻性が実現
されているものと考えられる。この選択ドープ構造にお
ける室温電子移動度は約１００００ｃｊ ／ Ｖ ｓで
あり、ＭＢＥ （分子線エピタキシー）法による値と同
程度の値を得ている。As the epitaxial growth OMVPE apparatus, a reduced pressure, vertical reactor apparatus was used, and growth was performed under the conditions shown in Table 1. Galn
As for the purity of the As layer, the carrier density is about 1×10 cm,
An electron mobility of 10,000 cd/Vs at room temperature has been obtained. In HEMT, the steepness of the heterojunction interface is important, but the n-A
The existence of two-dimensional electrons has been confirmed in the lInAs/GaInAs selectively doped structure, and it is thought that good interface steepness has been achieved. The room temperature electron mobility in this selectively doped structure is about 10000 cj/Vs, which is comparable to the value obtained by the MBE (molecular beam epitaxy) method.
プロセス
受信０ＥＩＣの構造としては、第３図のようにＨＥＭＴ
層とＰＩＮフォトダイオード（Ｐ Ｉ Ｎ−ＰＤ）層を
積層した構造を用いた。表２にエピタキシャル層構造を
示す。基板３１側からＨＥＭＴ層３２〜３４、■ｎＰエ
ッチストップ層３５、ＰＩＮフォトダイオード層３６〜
３８の順に積層している。The structure of the process reception 0EIC is as shown in Figure 3.
A structure in which a layer and a PIN photodiode (PIN-PD) layer were stacked was used. Table 2 shows the epitaxial layer structure. From the substrate 31 side: HEMT layers 32 to 34, nP etch stop layer 35, PIN photodiode layer 36 to
They are stacked in the order of 38.
表２、エピタキシャル層構造
第３図に試作した受信０ＥＩＣの断面模式図を示す。ま
ず、メサエッチングによりＰＤメサ部を形成するが、こ
の際にりん酸系の選択エツチング液を用いて、エツチン
グをＩｎＰエッチストップ層３層上５上止させる。次に
、このエッチストップ層３５を除去してＨＥＭＴ層３２
〜３４を露出させたのち、メサエッチングにより素子間
分離を行う。その後、Ａｕ Ｇｅ ／Ｔｉ ／Ａｕより
なるｎ型オーミック電極４１、Ｔｉ ／ＰＬ ／Ａｕ
ｐ型オーミック電極４２、ＰＬ／Ａｕゲート電極４３、
Ｔｉ／Ａｕ配線４４を順次リフトオフにより形成した。Table 2 and epitaxial layer structure FIG. 3 show a schematic cross-sectional view of a prototype receiving 0EIC. First, a PD mesa portion is formed by mesa etching, and at this time, a phosphoric acid-based selective etching solution is used to stop the etching on the three InP etch stop layers. Next, this etch stop layer 35 is removed and the HEMT layer 32 is removed.
After exposing 34, elements are separated by mesa etching. After that, an n-type ohmic electrode 41 made of Au Ge /Ti /Au, Ti /PL /Au
p-type ohmic electrode 42, PL/Au gate electrode 43,
Ti/Au wiring 44 was sequentially formed by lift-off.
パターン形成にはＤｅｅｐＵＶコンタクト・アライナを
用いており、表面段差が約３μｍあるにもかかわらず１
μｍゲート長のＦＥＴ作製が可能である。オーミック電
極の合金化（アロイ）は、ｎ型オーミック電極４１につ
いてのみ行った。A Deep UV contact aligner is used for pattern formation, and despite the surface level difference of approximately 3 μm, the
It is possible to fabricate an FET with a μm gate length. Alloying of the ohmic electrode was performed only on the n-type ohmic electrode 41.
合金化温度は３５０℃である。ｐ型オーミック電極４２
は合金化の際に電極材料が１層３７までシンクすると暗
電流の増加を招くため、ノンアロイオーミック電極を用
いている。The alloying temperature is 350°C. p-type ohmic electrode 42
A non-alloy ohmic electrode is used because if the electrode material sinks to one layer 37 during alloying, dark current will increase.
ＰＩＮフォトダイオード
ＰＩＮフォトダイオードは、受光径５０μｍおよび２０
μｍのものを作製した。これらのダイードの接合径はリ
ング電極幅および位置合わせ余裕分だけ受光径より大き
くなっており、接合径は受光径５０μｍおよび２０μｍ
に対してそれぞれ８０μｍおよび５０μｍである。接合
容量は逆バイアスが２Ｖのとき、それぞれ０．４ｐＦお
よび０．１５ｐＦであった。第４図に試作したフォトダ
イオードのＩ−Ｖ特性を示す。逆バイアス−２ｖにおけ
る暗電流は約５００ｐＡである。第５図に波長１．５６
μｍにおける光電流の照射光強度依存性を示す。フォト
ダイオードの感度として約ＩＡ／Ｗが得られている。こ
のＰＩＮフォトダイオードの光ショートパルスに対する
応答波形を第６図に示す。光源の立上り時間・立下り時
間も含めて、約５０ ｐｓｅｃの立上り時間、立下り時
間が得られている。PIN photodiode The PIN photodiode has a light receiving diameter of 50μm and 20μm.
A micrometer one was produced. The junction diameter of these diodes is larger than the light receiving diameter by the width of the ring electrode and alignment margin, and the joining diameter is 50 μm and 20 μm.
80 μm and 50 μm, respectively. The junction capacitances were 0.4 pF and 0.15 pF, respectively, when the reverse bias was 2V. FIG. 4 shows the IV characteristics of the prototype photodiode. The dark current at reverse bias -2v is about 500 pA. In Figure 5, the wavelength is 1.56.
The dependence of photocurrent on irradiation light intensity in μm is shown. Approximately IA/W was obtained as the sensitivity of the photodiode. FIG. 6 shows the response waveform of this PIN photodiode to an optical short pulse. Including the rise time and fall time of the light source, a rise time and fall time of approximately 50 psec were obtained.
以上、詳細に説明した通り本発明では、ｎ型、ｉ型およ
びｐ型のＧａＩｎＡｓ層を形成する際に格別の熱処理を
しなくてもよいので、ｉ型ＧａＩｎＡｓからなる光吸収
層を高純度に保つことができる。また、ｐ型電極はノン
アロイで形成されているので、このｐ型電極の構成材料
が光吸収層上のｐ型頭域に拡散されてしまうこともない
。このため、暗電流を著しく低減させた高感度なＰＩＮ
フォトダイオードが得られる。As explained above in detail, in the present invention, there is no need for special heat treatment when forming n-type, i-type, and p-type GaInAs layers, so the light absorption layer made of i-type GaInAs can be formed with high purity. can be kept. Further, since the p-type electrode is formed of non-alloy, the constituent material of the p-type electrode will not be diffused into the p-type head region on the light absorption layer. Therefore, a highly sensitive PIN with significantly reduced dark current
A photodiode is obtained.
第１図は、本発明の実施例に係るＰＩＮフォトダイオー
ドの断面図、第２図は、本発明のＰＩＮフォトダイオー
ドの暗電流を従来のＰＩＮフォトダイオードと比較する
図、第３図は、具体例に係るＰＩＮフォトダイオードを
用いた０ＥＩＣの断面図、第４図は、第３図のＰＩＮフ
ォトダイオードＩ−Ｖ特性図、第５図は、第３図のＰＩ
Ｎフォトダイオードにおける光電流の入射強度依存性を
示す図、第６図は、第３図のＰＩＮフォトダイオードの
光ショートパルス応答を示す図、第７図は、従来のＰＩ
Ｎフォトダイオードの断面図である。
１１−−− Ｉ ｎ Ｐ基板、１２−ｎ型Ｇａ１ｎＡｓ
層、１３−・・ｉ型Ｇａ１ｎＡｓ（光吸収層）、１４−
ｐ型Ｇａ１ｎＡｓ層（ｐ型頭域）、１５・ ｐ型電極（
ノンアロイ電極）、１６・・・ｎ型電極。
特許出願人 住友電気工業株式会社
代理人弁琲士 長谷用 芳 樹第１図
本発明
鴫電流の毘殻
’ｊｎ （ｍＷ）
光電ラホミの人身り°光弓むＮ依ぞ多イ生冨５図
ＰｆＮフオトタ゛イオードの光シトトノ問じた答第６
図
第３図
第７回FIG. 1 is a cross-sectional view of a PIN photodiode according to an embodiment of the present invention, FIG. 2 is a diagram comparing the dark current of the PIN photodiode of the present invention with a conventional PIN photodiode, and FIG. A cross-sectional view of an 0EIC using a PIN photodiode according to an example, FIG. 4 is a PIN photodiode IV characteristic diagram of FIG. 3, and FIG. 5 is a PI
FIG. 6 is a diagram showing the incident intensity dependence of the photocurrent in the N photodiode. FIG. 6 is a diagram showing the optical short pulse response of the PIN photodiode in FIG.
FIG. 3 is a cross-sectional view of an N photodiode. 11--InP substrate, 12-n-type Ga1nAs
layer, 13-...i-type Ga1nAs (light absorption layer), 14-
p-type Ga1nAs layer (p-type head area), 15 p-type electrode (
non-alloy electrode), 16...n-type electrode. Patent Applicant: Sumitomo Electric Industries Co., Ltd. Attorney Yoshiki Hase Figure 1: The power of the current of the present invention (mW) Photoelectric Rahomi's human body Figure 5 PfN photodiode light source question and answer No. 6
Figure 3 Figure 7
Claims (1)
次に結晶成長されたｎ型、ｉ型およびｐ型のＧａＩｎＡ
ｓ層と、最上層のｐ型ＧａＩｎＡｓ層にオーミック接触
して形成されたノンアロイ電極とを備えることを特徴と
するＰＩＮフォトダイオード。 ２、前記ノンアロイ電極はＴｉ／Ｐｔ／Ａｕからなる請
求項１記載のＰＩＮフォトダイオード。 ３、前記ノンアロイ電極はＡｕ／Ｚｎ／Ａｕからなる請
求項１記載のＰＩＮフォトダイオード。[Claims] 1. A substrate, and n-type, i-type, and p-type GaInA crystals grown sequentially on this substrate with impurity doping.
A PIN photodiode comprising an s layer and a non-alloy electrode formed in ohmic contact with an uppermost p-type GaInAs layer. 2. The PIN photodiode according to claim 1, wherein the non-alloy electrode is made of Ti/Pt/Au. 3. The PIN photodiode according to claim 1, wherein the non-alloy electrode is made of Au/Zn/Au.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP88325488A JPH02170580A (en) | 1988-12-23 | 1988-12-23 | PIN photodiode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP88325488A JPH02170580A (en) | 1988-12-23 | 1988-12-23 | PIN photodiode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170580A true JPH02170580A (en) | 1990-07-02 |
Family
ID=18177436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP88325488A Pending JPH02170580A (en) | 1988-12-23 | 1988-12-23 | PIN photodiode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170580A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352816B1 (en) * | 2000-03-10 | 2002-09-16 | 광주과학기술원 | Epitaxial structure of high-speed photodetector |
| JP2020184566A (en) * | 2019-05-07 | 2020-11-12 | 日本ルメンタム株式会社 | Semiconductor light receiving element and method for manufacturing the same |
Citations (2)
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| JPS5891685A (en) * | 1981-11-26 | 1983-05-31 | Nec Corp | Light receiving element |
| JPS63158880A (en) * | 1986-12-23 | 1988-07-01 | Matsushita Electric Ind Co Ltd | Optical semiconductor device |
-
1988
- 1988-12-23 JP JP88325488A patent/JPH02170580A/en active Pending
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