JPH02170723A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH02170723A JPH02170723A JP32559688A JP32559688A JPH02170723A JP H02170723 A JPH02170723 A JP H02170723A JP 32559688 A JP32559688 A JP 32559688A JP 32559688 A JP32559688 A JP 32559688A JP H02170723 A JPH02170723 A JP H02170723A
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- JP
- Japan
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- circuit
- gain
- delta
- signal
- gain switching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、広いダイナミックレンジが得られるＡ／Ｄ
変換回路に関する。
変換回路に関する。
「従来の技術」
入力アナログ信号をデルタ７グマ変調し、このデルタシ
グマ変調された信号を、デシメイション回路によってリ
ニアＰＣＭ信号に変換するＡ／Ｄ変換回路が開発されて
いる。この種の回路は、多ビットのＤ／Ａ変換回路を用
いなくても精度の高いＡ／Ｄ変換を実現することができ
る。すなわち、Ｄ／Ａ変換部分とか高次フィルタ部分等
の性能を低下させてもこの回路構成では高精度を確保す
ることができる点が特徴である。
グマ変調された信号を、デシメイション回路によってリ
ニアＰＣＭ信号に変換するＡ／Ｄ変換回路が開発されて
いる。この種の回路は、多ビットのＤ／Ａ変換回路を用
いなくても精度の高いＡ／Ｄ変換を実現することができ
る。すなわち、Ｄ／Ａ変換部分とか高次フィルタ部分等
の性能を低下させてもこの回路構成では高精度を確保す
ることができる点が特徴である。
ここで、この種の回路の構成例を第３図に示す。
図において、■は演算増幅器であり、抵抗２および抵抗
６から演算増幅器ｌの一人力に向かって流れる電流をコ
ンデンサ３で積分するもので、これらは積分回路４を構
成している。積分回路４の出力信号は、比較回路５に供
給される。この比較回路５は、高速のクロックＣＫで動
作し、積分回路４の出力信号が負のときに“０”、正の
ときに“ｌ”となる信号ＳＹを出力する。また、比較回
路５は、積分回路４の出力信号の正負により、Ａ／Ｄ変
換する信号の最大レベルである＋■または一■を量子化
信号として出力する。この量子化信号は、抵抗６を介し
て演算増幅器１の反転入力端に供給される。上記構成に
よれば、積分回路４は、端子Ｔａに供給される人力アナ
ログ信号Ｖｉｎと量子化信号との偏差を積分することに
なり、また、積分回路４に帰還される量子化信号の平均
電力がアナログ入力信号Ｖｉｎの平均電力と等しくなる
。
６から演算増幅器ｌの一人力に向かって流れる電流をコ
ンデンサ３で積分するもので、これらは積分回路４を構
成している。積分回路４の出力信号は、比較回路５に供
給される。この比較回路５は、高速のクロックＣＫで動
作し、積分回路４の出力信号が負のときに“０”、正の
ときに“ｌ”となる信号ＳＹを出力する。また、比較回
路５は、積分回路４の出力信号の正負により、Ａ／Ｄ変
換する信号の最大レベルである＋■または一■を量子化
信号として出力する。この量子化信号は、抵抗６を介し
て演算増幅器１の反転入力端に供給される。上記構成に
よれば、積分回路４は、端子Ｔａに供給される人力アナ
ログ信号Ｖｉｎと量子化信号との偏差を積分することに
なり、また、積分回路４に帰還される量子化信号の平均
電力がアナログ入力信号Ｖｉｎの平均電力と等しくなる
。
上記回路は、デルタシグマ変調回路９を構成しており、
１ピツトのＡ／Ｄ変換回路と考えることができる。
１ピツトのＡ／Ｄ変換回路と考えることができる。
次に、ｌＯは、窓関数発生回路であり、三角窓関数等の
値を高速のクロ・ツクＣＫに同期して順次出力する。１
１はゲート回路であり、信号ＳＹが“１”のときに開状
態、００″のときに開状態となる。上記窓関数発生回路
１０の出力信号は、ゲート回路１１が開状態のときにア
キュームレータ１２の一方の入力端に供給されるように
なっており、アキュームレータ１２およびデイレイ１３
からなる帰還ループにより所定周期毎に累算され、これ
により、リニアなＰＣＭ信号Ｓｚが作成される。このＰ
ＣＭ信号Ｓｚは、ラッチ１４に一時蓄えられた後に出力
されるようになっている。この場６、アキュームレータ
１２およびデイレイ１３の累算周期は、リセット信号Ｒ
の周期によって決定される。なお、上記回路は、デシメ
イション回路１５を構成している。
値を高速のクロ・ツクＣＫに同期して順次出力する。１
１はゲート回路であり、信号ＳＹが“１”のときに開状
態、００″のときに開状態となる。上記窓関数発生回路
１０の出力信号は、ゲート回路１１が開状態のときにア
キュームレータ１２の一方の入力端に供給されるように
なっており、アキュームレータ１２およびデイレイ１３
からなる帰還ループにより所定周期毎に累算され、これ
により、リニアなＰＣＭ信号Ｓｚが作成される。このＰ
ＣＭ信号Ｓｚは、ラッチ１４に一時蓄えられた後に出力
されるようになっている。この場６、アキュームレータ
１２およびデイレイ１３の累算周期は、リセット信号Ｒ
の周期によって決定される。なお、上記回路は、デシメ
イション回路１５を構成している。
「発明が解決しようとする課題」
ところで、上述した従来の回路においては、ダイナミッ
クレンジが狭い（７０ｄＢ程度）という欠点があった。
クレンジが狭い（７０ｄＢ程度）という欠点があった。
これを改良するために、第３図のような１次の積分回路
を２つ直列に接続して２次の特性としたデルタシグマ変
調回路とか多段雑音抑圧形の回路が開発された。これら
の回路によれば、高次ノイズシェービング特性が得られ
るため、ダイナミックレンジをある程度広くすることが
できる。しかしながら、前者にあっては３次以上とする
と回路発振してしまうためその改善度合にも限界があり
、また後者の多段雑音抑圧形の回路にあっては、構成上
アナログ積分器を多段に構成する必要があるため回路が
複雑化するという問題があった。
を２つ直列に接続して２次の特性としたデルタシグマ変
調回路とか多段雑音抑圧形の回路が開発された。これら
の回路によれば、高次ノイズシェービング特性が得られ
るため、ダイナミックレンジをある程度広くすることが
できる。しかしながら、前者にあっては３次以上とする
と回路発振してしまうためその改善度合にも限界があり
、また後者の多段雑音抑圧形の回路にあっては、構成上
アナログ積分器を多段に構成する必要があるため回路が
複雑化するという問題があった。
この発明は、上述した事情に鑑みてなされたもので、簡
単な構成で、ダイナミックレンジを広くできるＡ／Ｄ変
換回路を提供することを目的としている。
単な構成で、ダイナミックレンジを広くできるＡ／Ｄ変
換回路を提供することを目的としている。
「課題を解決するための手段」
この発明は、上記課題を解決するために、入力アナログ
信号をデルタシグマ変調するデルタシグマ変調回路と、
このデルタシグマ変調回路の出力信号によって窓関数発
生回路の出力信号のオン／オフを制御し、この結果得ら
れる信号を所定周期にわたって累算することによりリニ
アＰＣＭ信号を作成するデシメイション回路とを有する
Ａ／Ｄ変換回路において、前記入力アナログ信号のレベ
ルを検出するレベル検出回路と、このレベル検出回路の
検出結果に応じ、人力アナログ信号のレベルが小さくな
るに従い前記デルタシグマ変調回路の入力ゲインを大き
くするように切り換える第１のゲイン切換手段と、この
第１のゲイン切換手段によるゲイン切換量に逆比例する
ように前記窓関数発生回路の出力ゲインを切り換える第
２のゲイン切換手段とを具備させたことを特徴としてい
る。
信号をデルタシグマ変調するデルタシグマ変調回路と、
このデルタシグマ変調回路の出力信号によって窓関数発
生回路の出力信号のオン／オフを制御し、この結果得ら
れる信号を所定周期にわたって累算することによりリニ
アＰＣＭ信号を作成するデシメイション回路とを有する
Ａ／Ｄ変換回路において、前記入力アナログ信号のレベ
ルを検出するレベル検出回路と、このレベル検出回路の
検出結果に応じ、人力アナログ信号のレベルが小さくな
るに従い前記デルタシグマ変調回路の入力ゲインを大き
くするように切り換える第１のゲイン切換手段と、この
第１のゲイン切換手段によるゲイン切換量に逆比例する
ように前記窓関数発生回路の出力ゲインを切り換える第
２のゲイン切換手段とを具備させたことを特徴としてい
る。
なお、好ましい実施態様としては、第２のゲイン切換手
段によるゲイン切換量に逆比例するように前記デルタシ
グマ変調回路のオフセ、１−量を切り換えるオフセット
切換手段を具備させると良い。
段によるゲイン切換量に逆比例するように前記デルタシ
グマ変調回路のオフセ、１−量を切り換えるオフセット
切換手段を具備させると良い。
「作用」
第１のゲイン切換手段により、小信号時の入力ゲインが
大きくなり、見掛は上デルタシグマ変調回路は、ダイナ
ミックレンジの狭まった人力信号を扱っていることと等
価となり、デルタシグマ変調回路が本来的に有するダイ
ナミックレンジの狭さの影響を受けにくい。この見掛は
上の入力信号のレベル変化はデシメイション時に行われ
る第２のゲイン切換手段により、窓関数発生回路の出力
ゲインが小さくなるように切換られて補償され、回路全
体としてはＡ／Ｄ変換の直線性を保持できる。
大きくなり、見掛は上デルタシグマ変調回路は、ダイナ
ミックレンジの狭まった人力信号を扱っていることと等
価となり、デルタシグマ変調回路が本来的に有するダイ
ナミックレンジの狭さの影響を受けにくい。この見掛は
上の入力信号のレベル変化はデシメイション時に行われ
る第２のゲイン切換手段により、窓関数発生回路の出力
ゲインが小さくなるように切換られて補償され、回路全
体としてはＡ／Ｄ変換の直線性を保持できる。
また、オフセット切換手段を具備させると、デルタシグ
マ変調回路に特有の小レベル時量子化ノイズ大という不
都合をこのオフセットである程度防止でき、このオフセ
ット量を第２のゲイン切換手段のゲイン調整量に逆比例
させると、最終的な出力に残るオフセット量は一定とな
り、オフセット打消が容易となる。
マ変調回路に特有の小レベル時量子化ノイズ大という不
都合をこのオフセットである程度防止でき、このオフセ
ット量を第２のゲイン切換手段のゲイン調整量に逆比例
させると、最終的な出力に残るオフセット量は一定とな
り、オフセット打消が容易となる。
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。
る。
第１図は、この発明の一実施例の構成を示すブロック図
である。なお、この図において、前述した第３図の各部
と対応する部分には、同一の符号を付しその説明を省略
する。
である。なお、この図において、前述した第３図の各部
と対応する部分には、同一の符号を付しその説明を省略
する。
図において、２゜およびＳａｏは直列接続された抵抗お
よびスイッチであり、演算増幅器１の反転入力端と入力
端子Ｔａとの間に介挿されている。
よびスイッチであり、演算増幅器１の反転入力端と入力
端子Ｔａとの間に介挿されている。
また、抵抗２１〜２．ｌおよびスイッチＳａ、−ｗｓａ
。
。
も各々直列接続されるとともに、演算増幅器１０反転入
力端と入力端子Ｔａとの間に介挿されている。抵抗２゜
、２１、・・・・・・２１Ｎ−１１，２Ｎの各抵抗値は
、Ｒ，Ｒ／２、・・・・・・Ｒ／２ＬＮ−’Ｊ Ｒ／
２’となっており、一般式で示せばＲ／２ｋ（ｋ、＝ｏ
〜Ｎ）”なる値が設定されている。また、スイッチＳａ
。
力端と入力端子Ｔａとの間に介挿されている。抵抗２゜
、２１、・・・・・・２１Ｎ−１１，２Ｎの各抵抗値は
、Ｒ，Ｒ／２、・・・・・・Ｒ／２ＬＮ−’Ｊ Ｒ／
２’となっており、一般式で示せばＲ／２ｋ（ｋ、＝ｏ
〜Ｎ）”なる値が設定されている。また、スイッチＳａ
。
〜Ｓａ、１は、いずれか一つがオンとなるように構成さ
れている。このような構成によれば、いずれのスイッチ
がオンとなるかによって、積分回路４への入力電流が切
り換わり、これにより、デルタシグマ変調回路９の入力
ゲインがｌ／２′″単位で切り換わる。
れている。このような構成によれば、いずれのスイッチ
がオンとなるかによって、積分回路４への入力電流が切
り換わり、これにより、デルタシグマ変調回路９の入力
ゲインがｌ／２′″単位で切り換わる。
次に、２２はオフセット調整回路であり、以下のように
構成されている。まず、スイッチＳｂ。
構成されている。まず、スイッチＳｂ。
および抵抗２１゜が直列接続され、端子Ｔｂと演算増幅
器１の反転入力端との間に介挿されている。
器１の反転入力端との間に介挿されている。
また、スイッチＳｂｌ〜Ｓｂｓおよび抵抗２１．〜２１
Ｎも各々直列接続され、端子Ｔｂと演算増幅器１の反転
入力端との間に介挿されている。また、抵抗２１ｏ〜２
１ｍの抵抗値は、抵抗２゜〜２Ｎの抵抗値と同様の値が
設定されており、スイッチｓｂｏ”’−３ｂｓはいずれ
か一つがオンするように構成されている。端子Ｔｂには
、オフセット電圧Ｖ。ＦＩＢが供給されるようになって
いる。したがって、スイッチ５ｂｏ−ｓｂ、のいずれか
を選択的にオンすることによって、デルタシグマ変調回
路９のオフセット量が１／２’単位で調整される。
Ｎも各々直列接続され、端子Ｔｂと演算増幅器１の反転
入力端との間に介挿されている。また、抵抗２１ｏ〜２
１ｍの抵抗値は、抵抗２゜〜２Ｎの抵抗値と同様の値が
設定されており、スイッチｓｂｏ”’−３ｂｓはいずれ
か一つがオンするように構成されている。端子Ｔｂには
、オフセット電圧Ｖ。ＦＩＢが供給されるようになって
いる。したがって、スイッチ５ｂｏ−ｓｂ、のいずれか
を選択的にオンすることによって、デルタシグマ変調回
路９のオフセット量が１／２’単位で調整される。
次に、２０は入力アナログ信号のレベルを検出するレベ
ル検出回路であり、入力アナログ信号がＯ〜Ｎ （Ｎは
整数）のいずれの段階のレベルにあるかを検出する。こ
の段階は、第２図に示すように、最大値をＦＳとした場
合に、入力信号Ａｉｎの絶対値が、ＦＳ−ＦＳ／２の範
囲のとき「０」段階、ＦＳ／２〜ＦＳ／４の範囲のとき
ｒｌＪ段階、ＦＳ／４〜ＦＳ／８の範囲のとき「２」段
階、となり、以下同様にして、Ｆ Ｓ ／ ２ ”−１
〜ＦＳ／２＋″の範囲のときｒＮ−ＩＪ段階、ＦＳ／２
”〜Ｏの範囲のときｒＮＪ段階となる。また、レベル検
出回路２０は、これらの検出段階に応じたスイッチ制御
信号ＳＣを、前述のスイッチＳａｏ〜ＳａｓおよびＳｂ
０〜Ｓｂ、に供給するとともに、シフト回路２５に供給
する。
ル検出回路であり、入力アナログ信号がＯ〜Ｎ （Ｎは
整数）のいずれの段階のレベルにあるかを検出する。こ
の段階は、第２図に示すように、最大値をＦＳとした場
合に、入力信号Ａｉｎの絶対値が、ＦＳ−ＦＳ／２の範
囲のとき「０」段階、ＦＳ／２〜ＦＳ／４の範囲のとき
ｒｌＪ段階、ＦＳ／４〜ＦＳ／８の範囲のとき「２」段
階、となり、以下同様にして、Ｆ Ｓ ／ ２ ”−１
〜ＦＳ／２＋″の範囲のときｒＮ−ＩＪ段階、ＦＳ／２
”〜Ｏの範囲のときｒＮＪ段階となる。また、レベル検
出回路２０は、これらの検出段階に応じたスイッチ制御
信号ＳＣを、前述のスイッチＳａｏ〜ＳａｓおよびＳｂ
０〜Ｓｂ、に供給するとともに、シフト回路２５に供給
する。
この場合、レベル検出回路２０の検出結果が「Ｏ」段階
のときは、スイッチＳａｏおよびＳｂ、’７＜芽ンとな
り、同様に検出結果が「１」・・・・・・ｒＮＪのとき
は、スイッチＳａ、、Ｓｂ、−・・・−３ａＮ、Ｓｂ。
のときは、スイッチＳａｏおよびＳｂ、’７＜芽ンとな
り、同様に検出結果が「１」・・・・・・ｒＮＪのとき
は、スイッチＳａ、、Ｓｂ、−・・・−３ａＮ、Ｓｂ。
がオンになる。したがって、入力アナログ信号Ａｉｎの
絶対値レベルが低いとデルタシグマ変調回路９の入力ゲ
インが高く、かつ、オフセットｇ整量が多くなり、入力
アナログ信号Ａｉｎの絶対値レベルが高いとデルタシグ
マ変調回路９の入力ゲインが低く、かつ、オフセット調
整量が小さくなる。
絶対値レベルが低いとデルタシグマ変調回路９の入力ゲ
インが高く、かつ、オフセットｇ整量が多くなり、入力
アナログ信号Ａｉｎの絶対値レベルが高いとデルタシグ
マ変調回路９の入力ゲインが低く、かつ、オフセット調
整量が小さくなる。
シフト回路２５は、ゲート１１を介して供給される窓関
数発生回路１０の出力信号のビット位置を信号ＳＣに応
じてシフトする回路である。このシフト回路２５におけ
るシフト動作は、レベル検出回路２０の検出結果が「０
」段階のときは全くシフトを行わず、ｒｌＪ〜ｒＮＪ段
階のときは、各々１ピットルＮビット下位側にシフトさ
せる。
数発生回路１０の出力信号のビット位置を信号ＳＣに応
じてシフトする回路である。このシフト回路２５におけ
るシフト動作は、レベル検出回路２０の検出結果が「０
」段階のときは全くシフトを行わず、ｒｌＪ〜ｒＮＪ段
階のときは、各々１ピットルＮビット下位側にシフトさ
せる。
すなわち、シフト回路２５は、スイッチＳａ、〜Ｓａｓ
の切換によるゲイン調整量と逆比例（比例定数−１）す
るように、窓関数発生回路ＩＯの出力ゲインを調整する
。なお、第２図に「３」段階の場合の各部状態を示す。
の切換によるゲイン調整量と逆比例（比例定数−１）す
るように、窓関数発生回路ＩＯの出力ゲインを調整する
。なお、第２図に「３」段階の場合の各部状態を示す。
次に、上記構成によるこの実施例の動作を説明する。ま
ず、レベル検出回路２０の出力信号ＳＣにより、人力ア
ナログ信号Ａｉｎの瞬時値に応じてデルタシグマ変調回
路９の入力ゲインおよびオフセント調整量が切り換えら
れる。このとき同時にシフト回路２５のシフト量が信号
ＳＣに基づいて切り換えられるため、入力ゲイン切り換
えがあっても全体の利得は１に保たれ、回路の直線性が
保たれる。また、オフセット調整量が切り換えられても
、これに対応してシフト回路２５のシフト量が切り換え
られるため、最終的な出力に残るオフセット量は一定に
なる。
ず、レベル検出回路２０の出力信号ＳＣにより、人力ア
ナログ信号Ａｉｎの瞬時値に応じてデルタシグマ変調回
路９の入力ゲインおよびオフセント調整量が切り換えら
れる。このとき同時にシフト回路２５のシフト量が信号
ＳＣに基づいて切り換えられるため、入力ゲイン切り換
えがあっても全体の利得は１に保たれ、回路の直線性が
保たれる。また、オフセット調整量が切り換えられても
、これに対応してシフト回路２５のシフト量が切り換え
られるため、最終的な出力に残るオフセット量は一定に
なる。
以上のように、小信号時においてデルタシグマ変調回路
９の入力ゲインが太き（なると、見掛は上デルタシグマ
変調回路９への入力信号ダイナミックレンジが狭まった
ことと等価となり、もってデルタシグマ変調回路９が本
来的に有する狭ダイナミツクレンジ特性にも拘わらず、
信号品位は影響を受けにくい。なお、この見掛は上の入
力信号ダイナミックレンジの変化は、後段のデシメイシ
ョン回路で補償、すなわち、ダイナミックレンジを拡大
する動作がなされ、全体としての直線性は確保される。
９の入力ゲインが太き（なると、見掛は上デルタシグマ
変調回路９への入力信号ダイナミックレンジが狭まった
ことと等価となり、もってデルタシグマ変調回路９が本
来的に有する狭ダイナミツクレンジ特性にも拘わらず、
信号品位は影響を受けにくい。なお、この見掛は上の入
力信号ダイナミックレンジの変化は、後段のデシメイシ
ョン回路で補償、すなわち、ダイナミックレンジを拡大
する動作がなされ、全体としての直線性は確保される。
そして、結果的にはこの回路構成により、より大きいダ
イナミックレンジを有する入力信号の処理が可能となる
。
イナミックレンジを有する入力信号の処理が可能となる
。
なお、上記実施例においては、オフセット調整回路２２
を設けたが、オフセット調整を行わない場合は、この回
路を省略してもよい。また、実施例においてオフセット
量を切り換えるようにしたのは次の理由による。上述し
たオフセットを与えり場合、変換後に後段の回路におい
てオフセット分を補償する必要がある。しかし、この発
明の実施例回路では、窓関数発生回路ｌＯの出力ゲイン
まい、後段の回路におけるオフセット補償が困難になる
。そこで、シフト回路２５のシフト量切換に連動してオ
フセット調整量を切り換え、後段回路における処理を容
易にしているのである。
を設けたが、オフセット調整を行わない場合は、この回
路を省略してもよい。また、実施例においてオフセット
量を切り換えるようにしたのは次の理由による。上述し
たオフセットを与えり場合、変換後に後段の回路におい
てオフセット分を補償する必要がある。しかし、この発
明の実施例回路では、窓関数発生回路ｌＯの出力ゲイン
まい、後段の回路におけるオフセット補償が困難になる
。そこで、シフト回路２５のシフト量切換に連動してオ
フセット調整量を切り換え、後段回路における処理を容
易にしているのである。
「発明の効果」
以上説明したように、この発明によれば、人力アナログ
信号をデルタシグマ変調するデルタシグマ変調回路と、
このデルタシグマ変調回路の出力信号によって窓関数発
生回路の出力信号のオン／オフを制御し、この結果得ら
れる信号を所定周期にわたって累算することによりリニ
アＰＣＭ信号を作成するデシメインヨン回路とを有スル
Δ／Ｄ変換回路において、前記入力アナログ信号のレベ
ルを検出するレベル検出回路と、このレベル検出回路の
検出結果に応じ、入力アナログ信号のレベルが小さくな
るに従い前記デルタシグマ変調回路の入力ゲインを大き
くするように切り換える第１のゲイン切換手段と、この
第１のゲイン切換手段によるゲイン切換量に逆比例する
ように前記窓関数発生回路の出力ゲインを切り換える第
２のゲイン切換手段とを具備したので、簡単な回路構成
によりダイナミックレンジを広くすることができる。
信号をデルタシグマ変調するデルタシグマ変調回路と、
このデルタシグマ変調回路の出力信号によって窓関数発
生回路の出力信号のオン／オフを制御し、この結果得ら
れる信号を所定周期にわたって累算することによりリニ
アＰＣＭ信号を作成するデシメインヨン回路とを有スル
Δ／Ｄ変換回路において、前記入力アナログ信号のレベ
ルを検出するレベル検出回路と、このレベル検出回路の
検出結果に応じ、入力アナログ信号のレベルが小さくな
るに従い前記デルタシグマ変調回路の入力ゲインを大き
くするように切り換える第１のゲイン切換手段と、この
第１のゲイン切換手段によるゲイン切換量に逆比例する
ように前記窓関数発生回路の出力ゲインを切り換える第
２のゲイン切換手段とを具備したので、簡単な回路構成
によりダイナミックレンジを広くすることができる。
第１図は、この発明の一実施例の構成を示すブロック図
、第２図は同実施例における入力アナログ信号のレベル
検出の段階および「３」段階の動作を示す説明図、第３
図は従来のＡ／Ｄ変換回路の構成を示すブロック図であ
る。 ９・・・・・デルタシグマ変調回路、１５・・・・・・
デシメイション回路、２０・・・・・・レベル検出回路
、２１〜２、・・・・・・抵抗（第１のゲイン切換手段
）、２２・・オフセット調整回路、（オフセット切換手
段）、２５・・・・シフト回路（第２のゲイン切換手段
）、Ｓａｏ〜Ｓａ、４・・・・・・スイッチ（第１のゲ
イン切換手段）。
、第２図は同実施例における入力アナログ信号のレベル
検出の段階および「３」段階の動作を示す説明図、第３
図は従来のＡ／Ｄ変換回路の構成を示すブロック図であ
る。 ９・・・・・デルタシグマ変調回路、１５・・・・・・
デシメイション回路、２０・・・・・・レベル検出回路
、２１〜２、・・・・・・抵抗（第１のゲイン切換手段
）、２２・・オフセット調整回路、（オフセット切換手
段）、２５・・・・シフト回路（第２のゲイン切換手段
）、Ｓａｏ〜Ｓａ、４・・・・・・スイッチ（第１のゲ
イン切換手段）。
Claims (1)
- 入力アナログ信号をデルタシグマ変調するデルタシグマ
変調回路と、このデルタシグマ変調回路の出力信号によ
って窓関数発生回路の出力信号のオン／オフを制御し、
この結果得られる信号を所定周期にわたって累算するこ
とによりリニアＰＣＭ信号を作成するデシメイション回
路とを有するＡ／Ｄ変換回路において、前記入力アナロ
グ信号のレベルを検出するレベル検出回路と、このレベ
ル検出回路の検出結果に応じ、入力アナログ信号のレベ
ルが小さくなるに従い前記デルタシグマ変調回路の入力
ゲインを大きくするように切り換える第１のゲイン切換
手段と、この第１のゲイン切換手段によるゲイン切換量
に逆比例するように前記窓関数発生回路の出力ゲインを
切り換える第２のゲイン切換手段とを具備することを特
徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32559688A JPH02170723A (ja) | 1988-12-23 | 1988-12-23 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32559688A JPH02170723A (ja) | 1988-12-23 | 1988-12-23 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170723A true JPH02170723A (ja) | 1990-07-02 |
Family
ID=18178646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32559688A Pending JPH02170723A (ja) | 1988-12-23 | 1988-12-23 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170723A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0615344A1 (fr) * | 1993-03-11 | 1994-09-14 | France Telecom | Codeur perfectionné à mise en forme du spectre de bruit, en particulier de type deltasigma |
| EP0631395A1 (fr) * | 1993-06-28 | 1994-12-28 | CSEM, Centre Suisse d'Electronique et de Microtechnique S.A. | Circuit de traitement de signaux comportant un étage d'entrée à gain variable |
| FR2717933A1 (fr) * | 1994-03-25 | 1995-09-29 | Suisse Electronique Microtech | Circuit de traitement de signaux comportant un étage d'entrée à gain variable. |
-
1988
- 1988-12-23 JP JP32559688A patent/JPH02170723A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0615344A1 (fr) * | 1993-03-11 | 1994-09-14 | France Telecom | Codeur perfectionné à mise en forme du spectre de bruit, en particulier de type deltasigma |
| FR2702611A1 (fr) * | 1993-03-11 | 1994-09-16 | Senn Patrice | Codeur perfectionné à mise en forme du spectre de bruit, en particulier de type delta-sigma. |
| EP0631395A1 (fr) * | 1993-06-28 | 1994-12-28 | CSEM, Centre Suisse d'Electronique et de Microtechnique S.A. | Circuit de traitement de signaux comportant un étage d'entrée à gain variable |
| FR2717933A1 (fr) * | 1994-03-25 | 1995-09-29 | Suisse Electronique Microtech | Circuit de traitement de signaux comportant un étage d'entrée à gain variable. |
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