JPH02172315A - 発振器 - Google Patents
発振器Info
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- JPH02172315A JPH02172315A JP1288060A JP28806089A JPH02172315A JP H02172315 A JPH02172315 A JP H02172315A JP 1288060 A JP1288060 A JP 1288060A JP 28806089 A JP28806089 A JP 28806089A JP H02172315 A JPH02172315 A JP H02172315A
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- JP
- Japan
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- capacitance
- switching
- input terminal
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- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 238000007599 discharging Methods 0.000 claims description 17
- 230000003111 delayed effect Effects 0.000 claims description 3
- 101100428764 Drosophila melanogaster vret gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、
キャパシタンスと、
前記キャパシタンスを充電する充電手段と、前記キャパ
シタンスを放電する放電手段と、前記キャパシタンスの
充電程度を表わすキャパシタンス電圧を基準電圧と比較
する制御比較器と、前記制御比較器の出力端子と結合さ
れた制御入力端子を有し、前記放電手段を所定の期間に
亘って駆動する単安定マルチバイブレータ手段とを具え
た発振器に関するものである。
シタンスを放電する放電手段と、前記キャパシタンスの
充電程度を表わすキャパシタンス電圧を基準電圧と比較
する制御比較器と、前記制御比較器の出力端子と結合さ
れた制御入力端子を有し、前記放電手段を所定の期間に
亘って駆動する単安定マルチバイブレータ手段とを具え
た発振器に関するものである。
（従来の技術）
この種類の発振器は欧州特許出願公開第ＨＰ−Ａ１４７
８１０号明細書から既知である。前記の制御比較器の利
得は高速スイッチングを可能にするために高くする必要
がある。従って、これに応じて制御比較器の電力消費量
が高くなる。
８１０号明細書から既知である。前記の制御比較器の利
得は高速スイッチングを可能にするために高くする必要
がある。従って、これに応じて制御比較器の電力消費量
が高くなる。
（発明が解決しようとする課題）
本発明の目的は、従来の発振器に比べて電力消買置を減
少させた前述した種類の発振器を提供せんとするにある
。
少させた前述した種類の発振器を提供せんとするにある
。
（課題を解決するだめの手段）
本発明は以下の認識を基に成したものである。
制御比較器はキャパシタンスの充電から放電への切換え
中やキャパシタンスの放電から充電への切換え中の時間
間隔中のみ不可欠なものである。これらの時間間隔以外
では単安定マルチバイブレータ手段により放電手段が所
望の導通或いは阻止状態に維持されるようにする。
中やキャパシタンスの放電から充電への切換え中の時間
間隔中のみ不可欠なものである。これらの時間間隔以外
では単安定マルチバイブレータ手段により放電手段が所
望の導通或いは阻止状態に維持されるようにする。
本発明は、」二連した種類の発振器において、更に、前
記制御比較器に対する電源を、少なくとも前記キャパシ
タンスの充電から放電への切換え後又は放電から充電へ
の切換え後にスタンバイモードにスイッチングすると共
に少なくとも放電から充電への切換え前又は充電から放
電への切換え前に動作モードにスイッチングするスイッ
チング手段を具えていることを特徴とする。
記制御比較器に対する電源を、少なくとも前記キャパシ
タンスの充電から放電への切換え後又は放電から充電へ
の切換え後にスタンバイモードにスイッチングすると共
に少なくとも放電から充電への切換え前又は充電から放
電への切換え前に動作モードにスイッチングするスイッ
チング手段を具えていることを特徴とする。
例えば発振器信号自体による制御の下でのスタンバイモ
ード（低電力）と動作モード（高電力）との間のスイッ
チングにより簡単に電力消費量を低減せしめることがで
きる。
ード（低電力）と動作モード（高電力）との間のスイッ
チングにより簡単に電力消費量を低減せしめることがで
きる。
本発明による発振器の一実施態様では、前記制御比較器
は定電流源と前記スイッチング手段で制御される可制御
電流源との並列回路で給電されるトランジスタ差動対を
含むものとする。
は定電流源と前記スイッチング手段で制御される可制御
電流源との並列回路で給電されるトランジスタ差動対を
含むものとする。
スタンバイモートでは可制御電流源がターン・オフ状態
に保たれ、動作モートで可制御電流源がターン・オン状
態に保たれる。可制御電流源と定電流源は２つのトラン
ジスタの導電チャネルの並列回路を含み、これらの導電
チャネルをトランジスタ差動対の共通ノートに結合する
ようにすることができる。
に保たれ、動作モートで可制御電流源がターン・オン状
態に保たれる。可制御電流源と定電流源は２つのトラン
ジスタの導電チャネルの並列回路を含み、これらの導電
チャネルをトランジスタ差動対の共通ノートに結合する
ようにすることができる。
前記のスイッチング手段は、前記の基準電圧（以後第１
基準電圧と称する）と相違する第２基準電圧と前記のキ
ャパシタンス電圧とを比較するスイッチング手段比較器
を有するようにしうる。
基準電圧と称する）と相違する第２基準電圧と前記のキ
ャパシタンス電圧とを比較するスイッチング手段比較器
を有するようにしうる。
これら第１及び第２基準電圧の値はモード間のスイッチ
ングが生じる瞬時を決定する。
ングが生じる瞬時を決定する。
本発明による発振器の他の実施態様では、前記単安定マ
ルチバイブレータ手段は、前記制御比較器（以後第１制
御比較器という）の出力端子に結合されたセット入力端
子を有するセット−リセットフリップフロップ手段と、
前記キャパンタンス電圧の遅延されたものと関連する他
の電圧を前記基準電圧と比較する第２制御比較器とを具
え、前記第２制御比較器の出力端子を前記フリップフロ
ップ手段のリセット入力端子に接合すると共に、前記ス
イッチング手段により前記第１及び第２制御比較器の双
方に対する電源を制御するようにする。
ルチバイブレータ手段は、前記制御比較器（以後第１制
御比較器という）の出力端子に結合されたセット入力端
子を有するセット−リセットフリップフロップ手段と、
前記キャパンタンス電圧の遅延されたものと関連する他
の電圧を前記基準電圧と比較する第２制御比較器とを具
え、前記第２制御比較器の出力端子を前記フリップフロ
ップ手段のリセット入力端子に接合すると共に、前記ス
イッチング手段により前記第１及び第２制御比較器の双
方に対する電源を制御するようにする。
第１制御比較器に加えて第２制御比較器を用いることに
より、セット−リセットフリップフロップが、正確に規
定された変換点を有する制御信号により制御される。双
方の制御比較器にはスイッチング手段を介して電力が与
えられる。
より、セット−リセットフリップフロップが、正確に規
定された変換点を有する制御信号により制御される。双
方の制御比較器にはスイッチング手段を介して電力が与
えられる。
本発明による発振器の更に他の実施態様では前記スイッ
チング手段は、 前記キャパンタンス電圧を前記基準電圧（以後第１基準
電圧と称す）と相違する第２基準電圧と比較するスイッ
チング手段比較器と、 前記スイッチング手段比較器の出力端子に結合されたセ
ット入力端子と、前記セット−リセットフリップフロッ
プのリセット入力端子に結合されたリセット入力端子を
有する他のセット−リセットフリップフロップ手段を具
え、該他のフリップフロップの出力により前記第１及び
第２制御比較器の双方に対する電源を制御するようにす
る。このスイッチング手段比較器はそのスイッチング時
間が発振周期の持続時間に影響を与えないため制御比較
器より小電力にするのが好ましい。
チング手段は、 前記キャパンタンス電圧を前記基準電圧（以後第１基準
電圧と称す）と相違する第２基準電圧と比較するスイッ
チング手段比較器と、 前記スイッチング手段比較器の出力端子に結合されたセ
ット入力端子と、前記セット−リセットフリップフロッ
プのリセット入力端子に結合されたリセット入力端子を
有する他のセット−リセットフリップフロップ手段を具
え、該他のフリップフロップの出力により前記第１及び
第２制御比較器の双方に対する電源を制御するようにす
る。このスイッチング手段比較器はそのスイッチング時
間が発振周期の持続時間に影響を与えないため制御比較
器より小電力にするのが好ましい。
こうして、精密に規定された発振周期及び低電力消費を
有する発振器が実現される。
有する発振器が実現される。
以下図面につき説明するに、第１図は既知の発振器の回
路図を示す。この図示の発振器は給電端子Ｉ４と１６と
の間にコンデンサ１０と電流源１２との直列回路を具え
ている。コンデンサ１０の両端間にはトランジスタ１８
の電流チャネルを並列に接続する。
路図を示す。この図示の発振器は給電端子Ｉ４と１６と
の間にコンデンサ１０と電流源１２との直列回路を具え
ている。コンデンサ１０の両端間にはトランジスタ１８
の電流チャネルを並列に接続する。
コンデンサ１０と電流源１２との間の接続点は比較器２
２の非反転入力端子に接続し、この比較器の反転−１，
０ 入力端子は基準電圧Ｌｅｒ供給供給分圧器２４に接続す
る。トランジスタ１８の制御電極は遅延手段２６を介し
て比較器２２の出力端子に接続する。遅延手段２６はト
ランジスタ１８をターン・オンさせた後にこのトランジ
スタを予定期間ターン・オフさせる。
２の非反転入力端子に接続し、この比較器の反転−１，
０ 入力端子は基準電圧Ｌｅｒ供給供給分圧器２４に接続す
る。トランジスタ１８の制御電極は遅延手段２６を介し
て比較器２２の出力端子に接続する。遅延手段２６はト
ランジスタ１８をターン・オンさせた後にこのトランジ
スタを予定期間ターン・オフさせる。
コンデンサ１０に供給される電流により、接続点２０に
おける電圧は、この電圧が基準電圧に略々等しくなる値
に達するまで増大する。この瞬時に比較器２２の出力端
子の電圧が低から高レベルに変化して、トランジスタ１
８がターン・オンされることによりコンデンサ１０は放
電する。遅延手段２６は、接続点２０の電圧が十分に低
下し、例えば最大コンデンサ電圧の１／１．０００にま
で低下するようにするためにトランジスタ１８が予定期
間確実にターン・オンし続けるようにする。次いでトラ
ンジスタ１８が再びターン・オフすると、接続点２０の
電圧は次の放電が起きるまで再び増加し得る。なお、第
１図では電流源の記号１２を用いているが、これには抵
抗も含めることは明らかである。さらに、例えば放電通
路に別の抵抗を挿入して、コンデンサ１０間ののこぎり
波電圧に対する負に向かう縁部の峻度を緩らげることが
できることにも留意すべきである。
おける電圧は、この電圧が基準電圧に略々等しくなる値
に達するまで増大する。この瞬時に比較器２２の出力端
子の電圧が低から高レベルに変化して、トランジスタ１
８がターン・オンされることによりコンデンサ１０は放
電する。遅延手段２６は、接続点２０の電圧が十分に低
下し、例えば最大コンデンサ電圧の１／１．０００にま
で低下するようにするためにトランジスタ１８が予定期
間確実にターン・オンし続けるようにする。次いでトラ
ンジスタ１８が再びターン・オフすると、接続点２０の
電圧は次の放電が起きるまで再び増加し得る。なお、第
１図では電流源の記号１２を用いているが、これには抵
抗も含めることは明らかである。さらに、例えば放電通
路に別の抵抗を挿入して、コンデンサ１０間ののこぎり
波電圧に対する負に向かう縁部の峻度を緩らげることが
できることにも留意すべきである。
（実施例）
実施例について図面を参照して説明するに、第２Ａ、
２Ｂ及び２０図は本発明による発振器の各側を示し、こ
こに第１図に示した回路部品に相当するものには同一参
照番号を付して示しである。
２Ｂ及び２０図は本発明による発振器の各側を示し、こ
こに第１図に示した回路部品に相当するものには同一参
照番号を付して示しである。
第２Ａ図の例では、遅延手段がＲＳフリノプフロンプ３
０、第２比較器３２及び遅延素子３４を具えている。
０、第２比較器３２及び遅延素子３４を具えている。
第１比較器２２の出力端子をフリップフロップ３０のセ
フ）入力端子に接続する。第２比較器３２の出力端子は
フリップフロップ３０のリセット入力端子に結合させる
。比較器２２及び３２の各反転入力端子を互いに接続す
ると共に基準電圧Ｌｅｆ に接続する。
フ）入力端子に接続する。第２比較器３２の出力端子は
フリップフロップ３０のリセット入力端子に結合させる
。比較器２２及び３２の各反転入力端子を互いに接続す
ると共に基準電圧Ｌｅｆ に接続する。
第２比較器３２の非反転入力端子は遅延素子３４を介し
てフリップフロップ３０の非反転出力端子に結合させる
。遅延素子３４は、例えば抵抗と他のコンデンサとの温
度−安定化回路で構成し、この後者のコンデンサは第２
比較器３２の非反転入力端子を給電端子に接続する。遅
延素子３４は、例えば多数の縦続接続したインバータで
構成することもてきる。
てフリップフロップ３０の非反転出力端子に結合させる
。遅延素子３４は、例えば抵抗と他のコンデンサとの温
度−安定化回路で構成し、この後者のコンデンサは第２
比較器３２の非反転入力端子を給電端子に接続する。遅
延素子３４は、例えば多数の縦続接続したインバータで
構成することもてきる。
遅延素子３４は抵抗値とキャパンタンスとの平方根が遅
延量を規定する半導体遅延線で構成することもできる。
延量を規定する半導体遅延線で構成することもできる。
遅延素子３４の温度感応性は低くするのが好適である。
発振器回路の作動は次の通りである。ノード２０のキャ
パンタンス電圧が基準電圧Ｖｒａ（以上になると、フリ
ップフロップ３０が比較器２２によりセットされ、この
フリップフロップの出力によってその高レベル信号によ
りトランジスタ１８を導通状態とする。この後ノード２
０の電圧は減少する。次いで比較器２２はフリップフロ
ップ３０のセット入力端子に低レベル信号を供給する。
パンタンス電圧が基準電圧Ｖｒａ（以上になると、フリ
ップフロップ３０が比較器２２によりセットされ、この
フリップフロップの出力によってその高レベル信号によ
りトランジスタ１８を導通状態とする。この後ノード２
０の電圧は減少する。次いで比較器２２はフリップフロ
ップ３０のセット入力端子に低レベル信号を供給する。
この際、フリップフロップ３０の出力電圧はこの低レベ
ル信号に応答して状態変化しない。この出力電圧を遅延
素子３４を経て比較器３２に供給し、この比較器３２は
フリップフロップ３０のリセット入力端子に所定遅延時
間後高レベル信号を供給する。次いてフリップフロップ
３０はリセットされ、トランジスタ１８はフリップフロ
ップの低レベル出力信号によりターン・オフされる。第
２Ｂ及び２Ｃ図の発振器回路は、信号を比較器２２の出
力側から及びノード２０から遅延して第２比較器３２に
供給する点のみが第２Ａ図の発振器回路とは相違する。
ル信号に応答して状態変化しない。この出力電圧を遅延
素子３４を経て比較器３２に供給し、この比較器３２は
フリップフロップ３０のリセット入力端子に所定遅延時
間後高レベル信号を供給する。次いてフリップフロップ
３０はリセットされ、トランジスタ１８はフリップフロ
ップの低レベル出力信号によりターン・オフされる。第
２Ｂ及び２Ｃ図の発振器回路は、信号を比較器２２の出
力側から及びノード２０から遅延して第２比較器３２に
供給する点のみが第２Ａ図の発振器回路とは相違する。
この信号が正しい極性にあり且つノード２０の電圧を示
すものとすると、直接に又は間接に、第２Ｂ及び２０図
の発振器回路は第２八図に示す発振器回路と同様に作動
する。しかし、遅延素子３４はできるだけ小さなものを
用いるようにするのが好適である。これがため、フリッ
プフロップ３０の固有のスインチング遅延特性を利用し
て遅延素子３４をこのフリップフロップ３０の出力側に
接続するのが有利である。
すものとすると、直接に又は間接に、第２Ｂ及び２０図
の発振器回路は第２八図に示す発振器回路と同様に作動
する。しかし、遅延素子３４はできるだけ小さなものを
用いるようにするのが好適である。これがため、フリッ
プフロップ３０の固有のスインチング遅延特性を利用し
て遅延素子３４をこのフリップフロップ３０の出力側に
接続するのが有利である。
第２図に示す発振器回路では、フリップフロップ３０を
良好に規定された制御信号により制御するために２個の
比較器を用いている。
良好に規定された制御信号により制御するために２個の
比較器を用いている。
第３八、 ３Ｂ及び３０図は第１図の発振器の原理に基
づく発振器の例を示す。第３図において、第１及び２図
に示す発振器回路の素子と同一のものには同一の符号を
付して示す。
づく発振器の例を示す。第３図において、第１及び２図
に示す発振器回路の素子と同一のものには同一の符号を
付して示す。
第３Ａ、 ３Ｂ及び３０図に示す発振器回路には唯一個
の比較器２２のみを用いる。フリップフロップ３０のリ
セット入力端子には遅延素子３４を経て直接信号を供給
する。実際上、遅延素子は周波数選択性を有するため、
かかる遅延素子３４に供給される信号の鋭敏な遷移が歪
むようになる。この歪みによってフリップフロップ３０
のスイッチング瞬時が不正確となる場合がある。この問
題は、第２八、 ２Ｂ及び２０図に示すように追加の比
較器によって解消することができる。しかし、この場合
には、電流消費が大きくなり、且つ回路自体も複雑で大
型となる欠点がある。第３Ａ、 ３Ｂ及び３Ｃ図に示す
発振器回路は、第２Ａ、 ２Ｂ及び２０図に示す回路の
場合と同様に互いに相違する。即ち、遅延素子３４を経
てフリップフロップ３０に供給される信号は回路の種々
の箇所から取出している。
の比較器２２のみを用いる。フリップフロップ３０のリ
セット入力端子には遅延素子３４を経て直接信号を供給
する。実際上、遅延素子は周波数選択性を有するため、
かかる遅延素子３４に供給される信号の鋭敏な遷移が歪
むようになる。この歪みによってフリップフロップ３０
のスイッチング瞬時が不正確となる場合がある。この問
題は、第２八、 ２Ｂ及び２０図に示すように追加の比
較器によって解消することができる。しかし、この場合
には、電流消費が大きくなり、且つ回路自体も複雑で大
型となる欠点がある。第３Ａ、 ３Ｂ及び３Ｃ図に示す
発振器回路は、第２Ａ、 ２Ｂ及び２０図に示す回路の
場合と同様に互いに相違する。即ち、遅延素子３４を経
てフリップフロップ３０に供給される信号は回路の種々
の箇所から取出している。
第４図は本発明による発振器の好適な例を示す。
図中第１〜３図の回路素子と同一のものには同一の符号
を付して示す。遅延素子３４は抵抗３５及びコンデンサ
３７を具えるＲＣ回路として構成する。比較器２２及び
３２はそれぞれスイッチ４０及び４２を経て電源に接続
し、本例では、この電源を電流源４４及び４６によって
示す。これらスイッチ４０及び４２が遮断状態にある場
合には比較器２２及び３２はスタンバイ電源（図示せず
）に接続される。この目的のため、比較器２２及び３２
の各々は例えば、ロングテールペア型の差動増幅器を具
え、この差動増幅器はそのテール内のスタンバイ電源に
より給電する。スイッチ４０及び４２が導通状態になる
と、電源がスタンバイ電流源に並列に接続されて差動増
幅器内の電流が増大するようにする。これらスイッチ４
０及び４２をフリップフロップ４８の出力端子に結合し
、フリップフロップ４８のセット入力端子を比較器５０
の出力側に接続し、リセット入力端子を比較器３２の出
力側に結合する。比較器５０の反転入力端子は基準電圧
Ｌｅｆよりも低い基準電圧Ｕを受ける。比較器５０の非
反転入力端子を前記キャパシタンス電圧が生ずるノード
２０に接続する。スイッチ４０及び４２は、前記キャパ
シタンス電圧が基準電圧Ｕに等しくなる前は非導通状態
である。キャパシタンス電圧が基準電圧Ｕ以上となる瞬
時に電源４４及び４６は比較器２２及び３２に接続され
る。次いでキヤ７ ＸＩシクンス電圧は基準レベルＶｒ
ｅｆに到達するまで増大する。前述したように、このと
きコンデンサ１０はトランジスタ１８を経て放電し、こ
のトランジスタ１８は比較器３２が高レベル信号でフリ
・ンプフロ・ツブ３０をリセットするまで導通状態に維
持される。
を付して示す。遅延素子３４は抵抗３５及びコンデンサ
３７を具えるＲＣ回路として構成する。比較器２２及び
３２はそれぞれスイッチ４０及び４２を経て電源に接続
し、本例では、この電源を電流源４４及び４６によって
示す。これらスイッチ４０及び４２が遮断状態にある場
合には比較器２２及び３２はスタンバイ電源（図示せず
）に接続される。この目的のため、比較器２２及び３２
の各々は例えば、ロングテールペア型の差動増幅器を具
え、この差動増幅器はそのテール内のスタンバイ電源に
より給電する。スイッチ４０及び４２が導通状態になる
と、電源がスタンバイ電流源に並列に接続されて差動増
幅器内の電流が増大するようにする。これらスイッチ４
０及び４２をフリップフロップ４８の出力端子に結合し
、フリップフロップ４８のセット入力端子を比較器５０
の出力側に接続し、リセット入力端子を比較器３２の出
力側に結合する。比較器５０の反転入力端子は基準電圧
Ｌｅｆよりも低い基準電圧Ｕを受ける。比較器５０の非
反転入力端子を前記キャパシタンス電圧が生ずるノード
２０に接続する。スイッチ４０及び４２は、前記キャパ
シタンス電圧が基準電圧Ｕに等しくなる前は非導通状態
である。キャパシタンス電圧が基準電圧Ｕ以上となる瞬
時に電源４４及び４６は比較器２２及び３２に接続され
る。次いでキヤ７ ＸＩシクンス電圧は基準レベルＶｒ
ｅｆに到達するまで増大する。前述したように、このと
きコンデンサ１０はトランジスタ１８を経て放電し、こ
のトランジスタ１８は比較器３２が高レベル信号でフリ
・ンプフロ・ツブ３０をリセットするまで導通状態に維
持される。
このリセット瞬時にフリップフロップ４８もリセ・ソト
されるため、電源はイスンチオフされる。これがため、
比較器２２及び３２はトランジスタ１８のスイッチング
瞬時にのみ電力を消費する。
されるため、電源はイスンチオフされる。これがため、
比較器２２及び３２はトランジスタ１８のスイッチング
瞬時にのみ電力を消費する。
第１図は既知の発振器の一例を示す回路図第２Ａ、 ２
Ｂ及び２０図は本発明により実現した発振器の各実施例
を示す回路図； 第３Ａ、 ３Ｂ及び３０図は第１図に示した原理に基づ
く発振器の変形例をそれぞれ示す回路図；第４図は本発
明による発振器の好適例を示す回Ｖ各図である。 ｌＯ・・・コンデンサ １２・・・電流源 １４、１６・・・給電端子 １８・・・トランジスタ ２０・・・接続点 ２２ 第１比較器 ２４・・分圧器 ２６・・・遅延手段 ３０・・・ＲＳフリップフロップ ３２・・・第２比較器 ３４・・・遅延素子 ３５・・・抵抗 ３７・・・コンデンサ ４０． ４．２・・・スイッチ ４４、４６・・・電流源 ４８・・・フリップフロップ ５０・・・比較器 特 許 出 願 人 工ヌ・ベー・フィリップス・ フルーイランペンファブリケン
Ｂ及び２０図は本発明により実現した発振器の各実施例
を示す回路図； 第３Ａ、 ３Ｂ及び３０図は第１図に示した原理に基づ
く発振器の変形例をそれぞれ示す回路図；第４図は本発
明による発振器の好適例を示す回Ｖ各図である。 ｌＯ・・・コンデンサ １２・・・電流源 １４、１６・・・給電端子 １８・・・トランジスタ ２０・・・接続点 ２２ 第１比較器 ２４・・分圧器 ２６・・・遅延手段 ３０・・・ＲＳフリップフロップ ３２・・・第２比較器 ３４・・・遅延素子 ３５・・・抵抗 ３７・・・コンデンサ ４０． ４．２・・・スイッチ ４４、４６・・・電流源 ４８・・・フリップフロップ ５０・・・比較器 特 許 出 願 人 工ヌ・ベー・フィリップス・ フルーイランペンファブリケン
Claims (1)
- 【特許請求の範囲】 １、キャパシタンスと、 前記キャパシタンスを充電する充電手段と、前記キャパ
シタンスを放電する放電手段と、前記キャパシタンスの
充電程度を表わすキ ャパシタンス電圧を基準電圧と比較する制御比較器と、 前記制御比較器の出力端子と結合された制 御入力端子を有し、前記放電手段を所定の期間に亘って
駆動する単安定マルチバイブレータ手段とを具えた発振
器において、当該発振器は、更に、前記制御比較器に対
する電源を、少なくとも前記キャパシタンスの充電から
放電への切換え後又は放電から充電への切換え後にスタ
ンバイモードにスイッチングすると共に少なくとも放電
から充電への切換え前又は充電から放電への切換え前に
動作モードにスイッチングするスイッチング手段を具え
ていることを特徴とする発振器。 ２、前記制御比較器は定電流源と前記スイッチング手段
で制御される可制御電流源との並列回路で給電されるト
ランジスタ差動対を含んでいることを特徴とする請求項
１記載の発振器。 ３、前記スイッチング手段は前記キャパシタンス電圧を
前記基準電圧（以後第１基準電圧と称す）と相違する第
２基準電圧と比較するスイッチング手段比較器を具える
ことを特徴とする請求項１又は２記載の発振器。 ４、前記単安定マルチバイブレータ手段は、前記制御比
較器（以後第１制御比較器とい う）の出力端子に結合されたセット入力端子を有するセ
ット−リセットフリップフロップ手段と、 前記キャパシタンス電圧の遅延されたもの と関連する他の電圧を前記基準電圧と比較する第２制御
比較器とを具え、前記第２制御比較器の出力端子を前記
フリップフロップ手段のリセット入力端子に結合すると
共に、前記スイッチング手段により前記第１及び第２制
御比較器の双方に対する電源を制御するようにしてある
ことを特徴とする請求項１又は２記載の発振器。 ５、前記フリップフロップの出力端子と前記第２制御比
較器の入力端子との間の第１通路、前記第１制御比較器
の出力端子と前記第２ 制御比較器の入力端子との間の第２通路、 前記第１制御比較器の入力端子と前記第２ 制御比較器の入力端子との間の第３通路、 の３つの通路のうちの１つの通路内に遅延素子を配置し
てあることを特徴とする請求項４記載の発振器。 ６、前記スイッチング手段は、 前記キャパシタンス電圧を前記基準電圧 （以後第１基準電圧と称す）と相違する第２基準電圧と
比較するスイッチング手段比較器と、 前記スイッチング手段比較器の出力端子に 結合されたセット入力端子と、前記セット−リセットフ
リップフロップのリセット入力端子に結合されたリセッ
ト入力端子を有する他のセット−リセットフリップフロ
ップ手段を具え、該他のフリップフロップの出力により
前記第１及び第２制御比較器の双方に対する電源を制御
するようにしてあることを特徴とする請求項４記載の発
振器。 ７、前記スイッチング手段比較器は前記第１及び第２制
御比較器より著しく小電力であることを特徴とする請求
項３又は４記載の発振器。 ８、キャパシタンスと、 前記キャパシタンスを充電する充電手段と、前記キャパ
シタンスを放電する放電手段と、前記キャパシタンスの
充電程度を表わすキ ャパシタンス電圧を基準電圧と比較する制御比較器と、 前記制御比較器の出力端子と結合された制 御入力端子を有し、前記放電手段を所定の期間に亘って
駆動する単安定マルチバイブレータ手段とを具えた発振
器において、前記単安定マルチバイブレータ手段は、 前記制御比較器の出力端子に結合されたセ ット入力端子を有するセット−リセットフリップフロッ
プ手段と、 前記キャパシタスン電圧の遅延されたもの と関連する他の電圧を前記基準電圧と比較する他の制御
比較器とを具え、該他の制御比較器の出力端子を前記フ
リップフロップのリセット入力端子に結合したことを特
徴とする発振器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8802719A NL8802719A (nl) | 1988-11-07 | 1988-11-07 | Relaxatie-oscillator met vertragingssturing. |
| NL8802719 | 1988-11-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02172315A true JPH02172315A (ja) | 1990-07-03 |
| JP2860407B2 JP2860407B2 (ja) | 1999-02-24 |
Family
ID=19853175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1288060A Expired - Lifetime JP2860407B2 (ja) | 1988-11-07 | 1989-11-07 | 発振器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4963840A (ja) |
| EP (1) | EP0368398B1 (ja) |
| JP (1) | JP2860407B2 (ja) |
| DE (1) | DE68913428T2 (ja) |
| NL (1) | NL8802719A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4232623C1 (de) * | 1992-09-29 | 1993-12-02 | Siemens Ag | Synchronisierbarer Oszillator |
| FI97262C (fi) * | 1994-10-03 | 1996-11-11 | Nokia Mobile Phones Ltd | Tulosignaalin kynnysarvon ylityksen virtaa säästävä ilmaisu |
| US5619204A (en) * | 1995-02-27 | 1997-04-08 | Analog Devices, Incorporated | Analog-to-digital converter with optional low-power mode |
| JP3567747B2 (ja) * | 1998-07-31 | 2004-09-22 | 富士通株式会社 | 電圧制御発振器及び周波数−電圧変換器 |
| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
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| US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
| US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
| US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
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| DE102011052010B4 (de) | 2011-07-21 | 2014-09-04 | Infineon Technologies Ag | Oszillatorschaltung mit Komparator |
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| US10128794B2 (en) * | 2016-09-29 | 2018-11-13 | Macronix International Co., Ltd. | Feedback compensated oscillator |
| US10581441B2 (en) | 2017-09-15 | 2020-03-03 | Qualcomm Incorporated | Apparatus and method for generating clock signal with low jitter and constant frequency while consuming low power |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3701791A1 (de) * | 1987-01-22 | 1988-08-04 | Siemens Ag | Differenzverstaerker mit steuerbarer leistungsaufnahme |
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1988
- 1988-11-07 NL NL8802719A patent/NL8802719A/nl not_active Application Discontinuation
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1989
- 1989-11-03 EP EP89202768A patent/EP0368398B1/en not_active Expired - Lifetime
- 1989-11-03 DE DE68913428T patent/DE68913428T2/de not_active Expired - Fee Related
- 1989-11-06 US US07/433,065 patent/US4963840A/en not_active Expired - Fee Related
- 1989-11-07 JP JP1288060A patent/JP2860407B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0368398B1 (en) | 1994-03-02 |
| US4963840A (en) | 1990-10-16 |
| NL8802719A (nl) | 1990-06-01 |
| EP0368398A1 (en) | 1990-05-16 |
| JP2860407B2 (ja) | 1999-02-24 |
| DE68913428D1 (de) | 1994-04-07 |
| DE68913428T2 (de) | 1994-09-08 |
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