JPH02173844A - 記憶制御方式 - Google Patents
記憶制御方式Info
- Publication number
- JPH02173844A JPH02173844A JP63328031A JP32803188A JPH02173844A JP H02173844 A JPH02173844 A JP H02173844A JP 63328031 A JP63328031 A JP 63328031A JP 32803188 A JP32803188 A JP 32803188A JP H02173844 A JPH02173844 A JP H02173844A
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- JP
- Japan
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- request
- access
- main memory
- outputting
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、複数のバンクよりなる主記憶装置を高速度で
次々とアクセスするにあたり、バンクのいずれかが空き
状態にあれば、リクエストの受けつけ順に従うことなく
これをアクセスして行くようにした記憶制御方式に関す
るものある。
次々とアクセスするにあたり、バンクのいずれかが空き
状態にあれば、リクエストの受けつけ順に従うことなく
これをアクセスして行くようにした記憶制御方式に関す
るものある。
［従来の技術］
従来、この種の記憶制御方式として特開昭５１−［１１
１７３５号公報に開示されたものが知られている。
１７３５号公報に開示されたものが知られている。
この開示された記憶制御方式は、アクセスすべきバンク
情報がセットされ、そのバンク情報が順次シフトされて
行く複数のレジスタと、バンクの状態を指示する状態表
示手段と、状態表示手段がらの状態指示情報と各レジス
タの内容とにもとづき当該レジスタによるアクセスを可
能にするアクセス可能指示手段と、各レジスタの内容に
もとずくアクセスの競合を処理する優先順位決定手段と
をそなえ、優先順位決定手段における競合処理において
より後段位置にあるレジスタによるアクセスを優先せし
めることによって行われていた。
情報がセットされ、そのバンク情報が順次シフトされて
行く複数のレジスタと、バンクの状態を指示する状態表
示手段と、状態表示手段がらの状態指示情報と各レジス
タの内容とにもとづき当該レジスタによるアクセスを可
能にするアクセス可能指示手段と、各レジスタの内容に
もとずくアクセスの競合を処理する優先順位決定手段と
をそなえ、優先順位決定手段における競合処理において
より後段位置にあるレジスタによるアクセスを優先せし
めることによって行われていた。
［発明が解決しようとする課題］
上述した従来の記憶制御方式は、複数のアクセス要求に
対し、同時にアクセス可能か否かを判定しなければなら
ず、さらに、優先順位決定手段による競合処理が必要と
なるため、ハードウェア量が増え、制御が複雑となり、
デイレイタイムも厳しくなるという問題点がある。
対し、同時にアクセス可能か否かを判定しなければなら
ず、さらに、優先順位決定手段による競合処理が必要と
なるため、ハードウェア量が増え、制御が複雑となり、
デイレイタイムも厳しくなるという問題点がある。
［課題を解決するための手段］
本発明による記憶制御方式は、複数のバンクよりなる主
記憶装置と処理装置とに接続され、主記憶装置のバンク
がアクセス可能なときに限り、処理装置からの主記憶ア
クセス要求を処理するメモリアクセス制御装置に於いて
、 主記憶装置の各バンクのアクセス可能状態を指示し、状
態指示信号を出力するバンク状態表示手段と、 処理装置からの主記憶装置に対するアクセス要求を人力
し、人力リクエストを出力するリクエスト受付ポート手
段と、 入力リクエストとシフトされたリクエストとを受け、そ
の１つを選択し、選択されたリクエストを出力する選択
手段と、 状態指示信号の内容により、選択されたリクエストが実
行状態かどうかを判定し、実行可能と判定した場合には
アクセス可能リクエストを、実行不可能と判定した場合
にはアクセス不可リクエストを出力する判定手段と、 アクセス不可リクエストを一定時間シフトし、シフトさ
れたリクエストを出力するシフト手段と、アクセス可能
リクエストを受け、主記憶装置に対する読み出しおよび
書き込み要求を主記憶アクセス要求として生成し、要求
アドレス、データとともに主記憶装置に出力する主記憶
アクセス手段と、 主記憶アクセス要求に対する主記憶装置からのリプライ
データを格納し、リプライデータをリクエスト受付順に
整列した後、格納されたリプライデータを要求元処理装
置へ出力する格納手段とを有する。
記憶装置と処理装置とに接続され、主記憶装置のバンク
がアクセス可能なときに限り、処理装置からの主記憶ア
クセス要求を処理するメモリアクセス制御装置に於いて
、 主記憶装置の各バンクのアクセス可能状態を指示し、状
態指示信号を出力するバンク状態表示手段と、 処理装置からの主記憶装置に対するアクセス要求を人力
し、人力リクエストを出力するリクエスト受付ポート手
段と、 入力リクエストとシフトされたリクエストとを受け、そ
の１つを選択し、選択されたリクエストを出力する選択
手段と、 状態指示信号の内容により、選択されたリクエストが実
行状態かどうかを判定し、実行可能と判定した場合には
アクセス可能リクエストを、実行不可能と判定した場合
にはアクセス不可リクエストを出力する判定手段と、 アクセス不可リクエストを一定時間シフトし、シフトさ
れたリクエストを出力するシフト手段と、アクセス可能
リクエストを受け、主記憶装置に対する読み出しおよび
書き込み要求を主記憶アクセス要求として生成し、要求
アドレス、データとともに主記憶装置に出力する主記憶
アクセス手段と、 主記憶アクセス要求に対する主記憶装置からのリプライ
データを格納し、リプライデータをリクエスト受付順に
整列した後、格納されたリプライデータを要求元処理装
置へ出力する格納手段とを有する。
［実施例コ
以下、本発明について図面を参照して説明する。
第１図を参照すると、本発明の記憶制御方式が適用され
るメモリアクセス制御装置は、演算処理装置や入出力処
理装置などの処理装置と、Ｎバンクよりなる主記憶に接
続されている。
るメモリアクセス制御装置は、演算処理装置や入出力処
理装置などの処理装置と、Ｎバンクよりなる主記憶に接
続されている。
メモリアクセス制御装置は、リクエストの受付ポート部
１と、リクエスト処理部２がら構成されている。
１と、リクエスト処理部２がら構成されている。
リクエスト受付ポート部１は、処理装置からのリクエス
トを受付けるリクエスト受付バッファ１１を有する。こ
こで、要求元からのリクエストとは、リクエストアドレ
ス、書き込み、読み出しなどの動作指示を示すリクエス
トコード、ストアデータなどをさす。バッファ読出レジ
スタには、リクエスト受付バッファ１１の出力ＲＱを受
け、入力リクエストを出力する。
トを受付けるリクエスト受付バッファ１１を有する。こ
こで、要求元からのリクエストとは、リクエストアドレ
ス、書き込み、読み出しなどの動作指示を示すリクエス
トコード、ストアデータなどをさす。バッファ読出レジ
スタには、リクエスト受付バッファ１１の出力ＲＱを受
け、入力リクエストを出力する。
バンク状態表示部２１は、主記憶のすべてのバンクに対
して、それぞれ１つのフリップフロップ（Ｆ／Ｆ）を持
ち、そのバンクが空いているのかどうかを示す状態指示
信号を出力する。
して、それぞれ１つのフリップフロップ（Ｆ／Ｆ）を持
ち、そのバンクが空いているのかどうかを示す状態指示
信号を出力する。
選択回路２２は、入力リクエストと後述するシフトされ
たリクエストとを受け、通常はシフトされたリクエスト
を、シフトされたリクエストがないときは入力リクエス
トを選択し、選択されたリクエストを出力する。
たリクエストとを受け、通常はシフトされたリクエスト
を、シフトされたリクエストがないときは入力リクエス
トを選択し、選択されたリクエストを出力する。
アクセス可／否判定回路２３は、状態指示信号の内容に
より、選択されたリクエストが実行可能かどうか、すな
わち、主記憶に対するアクセスが可能か不可能かを判定
する。アクセス可／否判定回路２３は、選択されたリク
エストが主記憶アクセス可能と判定したときはアクセス
可能リクエストＭＲＱを出力し、選択されたリクエスト
が主記憶アクセス不可能と判定したときはアクセス不可
リクエストを出力する。
より、選択されたリクエストが実行可能かどうか、すな
わち、主記憶に対するアクセスが可能か不可能かを判定
する。アクセス可／否判定回路２３は、選択されたリク
エストが主記憶アクセス可能と判定したときはアクセス
可能リクエストＭＲＱを出力し、選択されたリクエスト
が主記憶アクセス不可能と判定したときはアクセス不可
リクエストを出力する。
第１．第２．第３の持回りレジスタ２４，２５゜２６は
、アクセス不可リクエストを受け、一定時間持回った後
、上記シフトされたリクエストを出力する。本実施例で
は、３段の持回りレジスタにより構成しているが、この
レジスタの段数は、主記憶のアクセスタイム、およびバ
ンク数をもとにして決められるべき値である。アクセス
可／否判定回路２３により主記憶アクセス不可能と判定
されたアクセス不可リクエストが第１．第２．第３の持
回りレジスタ２４，２５．２６で持回られている間にバ
ッファ読出レジスタ１２出力の入力リクエストが選択回
路２２により選択リクエストとして選択されアクセス可
／否判定回路２３により主記憶アクセス可能と判定され
た場合などには、実際の主記憶へのアクセスが前後する
ようなこともあるため、後述するリプライデータ格納バ
ッファ２９でリプライデータをリクエスト受付順に整列
する。
、アクセス不可リクエストを受け、一定時間持回った後
、上記シフトされたリクエストを出力する。本実施例で
は、３段の持回りレジスタにより構成しているが、この
レジスタの段数は、主記憶のアクセスタイム、およびバ
ンク数をもとにして決められるべき値である。アクセス
可／否判定回路２３により主記憶アクセス不可能と判定
されたアクセス不可リクエストが第１．第２．第３の持
回りレジスタ２４，２５．２６で持回られている間にバ
ッファ読出レジスタ１２出力の入力リクエストが選択回
路２２により選択リクエストとして選択されアクセス可
／否判定回路２３により主記憶アクセス可能と判定され
た場合などには、実際の主記憶へのアクセスが前後する
ようなこともあるため、後述するリプライデータ格納バ
ッファ２９でリプライデータをリクエスト受付順に整列
する。
主記憶アクセス制御部２７は、アクセス可能リクエスト
を受け、主記憶に対してアクセス要求を作成し出力する
。アクセス可／否判定回路２３から出力されるアクセス
可能リクエストは、要求元からのリクエストアドレス、
リクエストコード（リード／ライトなどの動作指定）、
ストアデータである。そして、主記憶アクセス制御部２
７は、これに対する主記憶２８からのリプライデータを
受は取り、それをリプライデータ格納バッファ２つに出
力する。
を受け、主記憶に対してアクセス要求を作成し出力する
。アクセス可／否判定回路２３から出力されるアクセス
可能リクエストは、要求元からのリクエストアドレス、
リクエストコード（リード／ライトなどの動作指定）、
ストアデータである。そして、主記憶アクセス制御部２
７は、これに対する主記憶２８からのリプライデータを
受は取り、それをリプライデータ格納バッファ２つに出
力する。
主記憶２８は、主記憶アクセス制御部２７からのアクセ
ス要求に対しリプライデータを返す。リプライデータ格
納バッファ２つは、前述のように、リプライデータをリ
クエスト受付順に整列した後、格納されたリプライデー
タを要求元処理装置へ出力する。
ス要求に対しリプライデータを返す。リプライデータ格
納バッファ２つは、前述のように、リプライデータをリ
クエスト受付順に整列した後、格納されたリプライデー
タを要求元処理装置へ出力する。
第２図は、この間の処理をタイムチャートの形で表した
ものである。図示の場合、アドレス情報「１」から「７
」が順にレジスタ１２にセットされてきたものとして示
されている。そして、レジスタ１２からアドレス情報「
１」のアクセス、レジスタ１２からアドレス情報「３」
のアクセス、レジスタ２６からアドレス情報「２」のア
クセス、レジスタ１２からアドレス情報「５」のアクセ
ス、レジスタ１２からアドレス情報「６」のアクセス、
レジスタ１２からアドレス情報「７」のアクセス、レジ
スタ２６からアドレス情報「４」のアクセス、・・・と
行われたものとしている。
ものである。図示の場合、アドレス情報「１」から「７
」が順にレジスタ１２にセットされてきたものとして示
されている。そして、レジスタ１２からアドレス情報「
１」のアクセス、レジスタ１２からアドレス情報「３」
のアクセス、レジスタ２６からアドレス情報「２」のア
クセス、レジスタ１２からアドレス情報「５」のアクセ
ス、レジスタ１２からアドレス情報「６」のアクセス、
レジスタ１２からアドレス情報「７」のアクセス、レジ
スタ２６からアドレス情報「４」のアクセス、・・・と
行われたものとしている。
すなわち、タイミングＴ１において、レジスタ１２にア
ドレス情報「１」がセットされたとき、アドレス情報「
１」が指示しているバンクか空き状態になり、タイミン
グＴ２において実際にアクセスされたものと示されてい
る。タイミングＴ３において、レジスタ１２にアドレス
情報「３」がセットされたとき、アドレス情報「３」が
指示しているバンクが空き状態になり、タイミングＴ４
において実際にアクセスされたものとして示されている
。また、タイミングＴ、においてアドレス情報「２」が
レジスタ２６にセットされたとき、アドレス情報「２」
が指示するバンクが空き状態になり、タイミングＴ６に
おいて実際にアクセスされたものと示されている。以上
、同様にして処理が進んで行く。なお、タイミングＴ、
およびＴ７においては、レジスタ１２ レジスタ２６と
もにアドレス情報がセットされているが、実際に主記憶
アクセス可能かどうかを判定されるのはレジスタ２６に
セットされたアドレス情報のみである。タイミングＴ、
では、アクセス可能と判定された場合、タイミングＴ、
では、アクセス不可能と判定された場合が示されている
。
ドレス情報「１」がセットされたとき、アドレス情報「
１」が指示しているバンクか空き状態になり、タイミン
グＴ２において実際にアクセスされたものと示されてい
る。タイミングＴ３において、レジスタ１２にアドレス
情報「３」がセットされたとき、アドレス情報「３」が
指示しているバンクが空き状態になり、タイミングＴ４
において実際にアクセスされたものとして示されている
。また、タイミングＴ、においてアドレス情報「２」が
レジスタ２６にセットされたとき、アドレス情報「２」
が指示するバンクが空き状態になり、タイミングＴ６に
おいて実際にアクセスされたものと示されている。以上
、同様にして処理が進んで行く。なお、タイミングＴ、
およびＴ７においては、レジスタ１２ レジスタ２６と
もにアドレス情報がセットされているが、実際に主記憶
アクセス可能かどうかを判定されるのはレジスタ２６に
セットされたアドレス情報のみである。タイミングＴ、
では、アクセス可能と判定された場合、タイミングＴ、
では、アクセス不可能と判定された場合が示されている
。
上記のようにアクセスが行われたとき、アクセスの順番
が前後するが、これは、リプライデータ格納バッファ２
９により補正され、要求元処理装置に出力される。
が前後するが、これは、リプライデータ格納バッファ２
９により補正され、要求元処理装置に出力される。
以上説明したように、本発明により、バードウェア量の
増加、制御の複雑化、デイレイタイムの増加を招くこと
なく、バンク状態に応じてアクセス順序を前後させるこ
とにより、主記憶高速アクセスが可能になった。
増加、制御の複雑化、デイレイタイムの増加を招くこと
なく、バンク状態に応じてアクセス順序を前後させるこ
とにより、主記憶高速アクセスが可能になった。
ト受付バッファ、１２・・・バッファ続出レジスタ、２
・・・リクエスト処理部、２１・・・バンク状態表示部
、２２・・・選択回路、２３・・・アクセス可／否判定
回路、２４・・・第１の持回りレジスタ、２５・・・第
２の持回りレジスタ、２６・・・第３の持回りレジスタ
、２７・・・主記憶アクセス制御部、２８・・・主記憶
、２９・・・リプライデータ格納バッファ。
・・・リクエスト処理部、２１・・・バンク状態表示部
、２２・・・選択回路、２３・・・アクセス可／否判定
回路、２４・・・第１の持回りレジスタ、２５・・・第
２の持回りレジスタ、２６・・・第３の持回りレジスタ
、２７・・・主記憶アクセス制御部、２８・・・主記憶
、２９・・・リプライデータ格納バッファ。
第１図は本発明の一実施例による記憶制御方式が適用さ
れるメモリアクセス制御装置の構成を示すブロック図、
第２図は第１図のその処理の一例を表すタイムチャート
である。 １・・・リクエスト受付ポート部、１１・・・リフニス
第２図 Ｌ−−−−−Ｊ
れるメモリアクセス制御装置の構成を示すブロック図、
第２図は第１図のその処理の一例を表すタイムチャート
である。 １・・・リクエスト受付ポート部、１１・・・リフニス
第２図 Ｌ−−−−−Ｊ
Claims (1)
- 【特許請求の範囲】 １、複数のバンクよりなる主記憶装置と処理装置とに接
続され、前記主記憶装置のバンクがアクセス可能なとき
に限り、前記処理装置からの主記憶アクセス要求を処理
するメモリアクセス制御装置に於いて、 前記主記憶装置の各バンクのアクセス可能状態を指示し
、状態指示信号を出力するバンク状態表示手段と、 前記処理装置からの前記主記憶装置に対するアクセス要
求を入力し、入力リクエストを出力するリクエスト受付
ポート手段と、 前記入力リクエストとシフトされたリクエストとを受け
、その１つを選択し、選択されたリクエストを出力する
選択手段と、 前記状態指示信号の内容により、前記選択されたリクエ
ストが実行可能かどうかを判定し、実行可能と判定した
場合にはアクセス可能リクエストを、実行不可能と判定
した場合にはアクセス不可リクエストを出力する判定手
段と、 前記アクセス不可リクエストを一定時間シフトし、前記
シフトされたリクエストを出力するシフト手段と、 前記アクセス可能リクエストを受け、前記主記憶装置に
対する読み出し、および書き込み要求を前記主記憶アク
セス要求として生成し、要求アドレス、データとともに
前記主記憶装置に出力する主記憶アクセス手段と、 前記主記憶アクセス要求に対する前記主記憶装置からの
リプライデータを格納し、該リプライデータをリクエス
ト受付順に整列した後、格納されたリプライデータを要
求元処理装置へ出力する格納手段とを有し、 主記憶装置のバンクの状態に応じてアクセス順序を前後
させることを可能にした記憶制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328031A JPH0719221B2 (ja) | 1988-12-27 | 1988-12-27 | 記憶制御方式 |
| FR8917180A FR2641096A1 (en) | 1988-12-27 | 1989-12-26 | Method and device for monitoring access requests to the memory unit in a data processing system |
| US08/046,485 US5412792A (en) | 1988-12-27 | 1993-04-09 | Method and arrangement for controlling memory bank access requests in data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328031A JPH0719221B2 (ja) | 1988-12-27 | 1988-12-27 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02173844A true JPH02173844A (ja) | 1990-07-05 |
| JPH0719221B2 JPH0719221B2 (ja) | 1995-03-06 |
Family
ID=18205742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63328031A Expired - Fee Related JPH0719221B2 (ja) | 1988-12-27 | 1988-12-27 | 記憶制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5412792A (ja) |
| JP (1) | JPH0719221B2 (ja) |
| FR (1) | FR2641096A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013206474A (ja) * | 2012-03-29 | 2013-10-07 | Samsung Electronics Co Ltd | メモリ装置及びメモリ装置の動作方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748968A (en) * | 1996-01-05 | 1998-05-05 | Cirrus Logic, Inc. | Requesting device capable of canceling its memory access requests upon detecting other specific requesting devices simultaneously asserting access requests |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3603935A (en) * | 1969-05-12 | 1971-09-07 | Xerox Corp | Memory port priority access system with inhibition of low priority lock-out |
| US4017840A (en) * | 1973-06-15 | 1977-04-12 | Gte Automatic Electric Laboratories Incorporated | Method and apparatus for protecting memory storage location accesses |
| CA1102007A (en) * | 1979-05-15 | 1981-05-26 | Prem L. Sood | Duplicated memory system having status indication |
| JPS57211659A (en) * | 1981-06-23 | 1982-12-25 | Fujitsu Ltd | Memory access controller |
| JPS58222361A (ja) * | 1982-06-18 | 1983-12-24 | Fujitsu Ltd | デ−タ処理システムにおけるアクセス要求の優先順位決定制御方式 |
| JPS58225432A (ja) * | 1982-06-24 | 1983-12-27 | Toshiba Corp | 要求バツフア装置 |
| US4901230A (en) * | 1983-04-25 | 1990-02-13 | Cray Research, Inc. | Computer vector multiprocessing control with multiple access memory and priority conflict resolution method |
| JPS6015771A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | ベクトルプロセッサ |
| JPS60120449A (ja) * | 1983-12-01 | 1985-06-27 | Fujitsu Ltd | アクセス処理方式 |
| US4652993A (en) * | 1984-04-02 | 1987-03-24 | Sperry Corporation | Multiple output port memory storage module |
| US4633434A (en) * | 1984-04-02 | 1986-12-30 | Sperry Corporation | High performance storage unit |
| US4835672A (en) * | 1984-04-02 | 1989-05-30 | Unisys Corporation | Access lock apparatus for use with a high performance storage unit of a digital data processing system |
| US4674032A (en) * | 1984-04-02 | 1987-06-16 | Unisys Corporation | High-performance pipelined stack with over-write protection |
| JPS61150059A (ja) * | 1984-12-24 | 1986-07-08 | Sony Corp | デ−タ処理装置 |
| JPH0628051B2 (ja) * | 1986-04-25 | 1994-04-13 | 株式会社日立製作所 | 記憶制御方式 |
| JPS6356754A (ja) * | 1986-08-28 | 1988-03-11 | Toshiba Corp | 入出力チヤネル |
-
1988
- 1988-12-27 JP JP63328031A patent/JPH0719221B2/ja not_active Expired - Fee Related
-
1989
- 1989-12-26 FR FR8917180A patent/FR2641096A1/fr active Granted
-
1993
- 1993-04-09 US US08/046,485 patent/US5412792A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013206474A (ja) * | 2012-03-29 | 2013-10-07 | Samsung Electronics Co Ltd | メモリ装置及びメモリ装置の動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2641096B1 (ja) | 1994-09-02 |
| FR2641096A1 (en) | 1990-06-29 |
| JPH0719221B2 (ja) | 1995-03-06 |
| US5412792A (en) | 1995-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |