JPH02177433A - 半導体基板の製法 - Google Patents
半導体基板の製法Info
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- JPH02177433A JPH02177433A JP33133188A JP33133188A JPH02177433A JP H02177433 A JPH02177433 A JP H02177433A JP 33133188 A JP33133188 A JP 33133188A JP 33133188 A JP33133188 A JP 33133188A JP H02177433 A JPH02177433 A JP H02177433A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基板上に絶縁層を介して半導体層が形成され
てなる半導体基板、所謂Ｓ Ｏｒ （Ｓｉｌｉｃｏｎｏ
ｎ １ｎｓｕｌａｔｏｒ） 基板の製法に関する。
てなる半導体基板、所謂Ｓ Ｏｒ （Ｓｉｌｉｃｏｎｏ
ｎ １ｎｓｕｌａｔｏｒ） 基板の製法に関する。
特に、本発明は段差を有する半導体基板を別の基板に貼
り合せて後、半導体基板を裏面より研削、研磨して複数
の半導体島領域（素子形成部）を形成するようにしたＳ
ｏｌ基板の製法に関する。
り合せて後、半導体基板を裏面より研削、研磨して複数
の半導体島領域（素子形成部）を形成するようにしたＳ
ｏｌ基板の製法に関する。
本発明は、貼り合せによるＳｏｌ基板の製法において、
半導体基板の段差を有する主面に選択酸化を用いて段差
凹部と段差凸部に対応する面がほぼ同一の絶縁層を形成
し、平坦化用の層を被着形成して平坦研磨することによ
り、化学的要素をとり入れた平坦研磨を可能にして良好
な貼り合せ面を得るようにしたものである。
半導体基板の段差を有する主面に選択酸化を用いて段差
凹部と段差凸部に対応する面がほぼ同一の絶縁層を形成
し、平坦化用の層を被着形成して平坦研磨することによ
り、化学的要素をとり入れた平坦研磨を可能にして良好
な貼り合せ面を得るようにしたものである。
近時、所謂ＳＯ■基板を用いて超ＬＳＩを作成する開発
が進められている。このＳｏｌ基板には絶縁層で互に分
離された複数の半導体島領域（即ち素子形成部）を有す
るＳＯＩ基板がある。この様なＳＯＩ基板の製法の一つ
として、一方の鏡面の半導体ウェハの素子形成部に段差
を設けて酸化し、更に、例えば多結晶シリコン層、５ｉ
０２層等で段差を埋込んで平坦化し、別の鏡面の半導体
ウェハを貼り合せたのち、一方の半導体ウェハを裏面よ
り薄膜になるまで研磨するという方法が取られている。
が進められている。このＳｏｌ基板には絶縁層で互に分
離された複数の半導体島領域（即ち素子形成部）を有す
るＳＯＩ基板がある。この様なＳＯＩ基板の製法の一つ
として、一方の鏡面の半導体ウェハの素子形成部に段差
を設けて酸化し、更に、例えば多結晶シリコン層、５ｉ
０２層等で段差を埋込んで平坦化し、別の鏡面の半導体
ウェハを貼り合せたのち、一方の半導体ウェハを裏面よ
り薄膜になるまで研磨するという方法が取られている。
具体的に第２図を用いて説明すると、先ず同図Ａに示す
ように鏡面シリコンウェハ（１）の−主面をフォトリソ
グラフィー技術を用いて素子形成部（２）が凸部となる
ような段差で残るようにバターニングする。そして段差
が形成された面の全面に熱酸化による５１０２膜（３）
音形成し、さらに段差を埋めるために、例えば多結晶シ
リコン層、或はＳｉｎ、層等の平坦化用の層（４）を被
着形成する。
ように鏡面シリコンウェハ（１）の−主面をフォトリソ
グラフィー技術を用いて素子形成部（２）が凸部となる
ような段差で残るようにバターニングする。そして段差
が形成された面の全面に熱酸化による５１０２膜（３）
音形成し、さらに段差を埋めるために、例えば多結晶シ
リコン層、或はＳｉｎ、層等の平坦化用の層（４）を被
着形成する。
次に、同図已に示すように平坦化用の層（４）の表面を
平坦研磨する。
平坦研磨する。
次に、同図Ｃに示すようにその平坦化された面（４ａ）
に別の鏡面シリコンウェハ（５）を貼り合せたのち、シ
リコンウェハ（１）の裏面より研摩を行い、研摩ストッ
パーとなる５１０２膜（３）の面で研磨作業を止め、素
子形成部（２）を露出させることにより、同図りに示す
ようにＳｉＯ□膜（３）で互に絶縁分離された複数の素
子形成部（２）を有したＳｏｌ基板（６）を得ている。
に別の鏡面シリコンウェハ（５）を貼り合せたのち、シ
リコンウェハ（１）の裏面より研摩を行い、研摩ストッ
パーとなる５１０２膜（３）の面で研磨作業を止め、素
子形成部（２）を露出させることにより、同図りに示す
ようにＳｉＯ□膜（３）で互に絶縁分離された複数の素
子形成部（２）を有したＳｏｌ基板（６）を得ている。
上述した従来のＳＯＩ基板の製法においては、平坦研磨
工程に際して、段差を無くするためには化学的研磨の要
素を極力排し、機械的研磨を中心にして行われる。しか
し、機械的研磨のみでは、貼り合せに必要な面粗さをも
つ表面ができない問題点があった。
工程に際して、段差を無くするためには化学的研磨の要
素を極力排し、機械的研磨を中心にして行われる。しか
し、機械的研磨のみでは、貼り合せに必要な面粗さをも
つ表面ができない問題点があった。
本発明は、上述の点に鑑み、良好な貼り合せ面を得て、
信頼性のよいＳＯＩ基板を作成できるようにして半導体
基板の製法を提供するものである。
信頼性のよいＳＯＩ基板を作成できるようにして半導体
基板の製法を提供するものである。
本発明は、半導体基板（１）の段差を有する主面に、選
択酸化（ＬＯＣＯ３） を用い段差凹部と段差凸部に対
応する面がほぼ同一の絶縁層（１１） （１３）を形成
する工程、平坦化用の層（１５）を被着して平坦研摩す
る工程、この平坦化された面（平坦面）（１４ａ）に別
の基板（５）を貼り合せて半導体基板（１〕の裏面より
絶縁層（１３）まで研摩し、絶縁層（１１） （１３）
（１４）で分離された半導体島領域（２）を形成する
工程を有する。上記平坦研磨は化学研■をとり入れて行
う。
択酸化（ＬＯＣＯ３） を用い段差凹部と段差凸部に対
応する面がほぼ同一の絶縁層（１１） （１３）を形成
する工程、平坦化用の層（１５）を被着して平坦研摩す
る工程、この平坦化された面（平坦面）（１４ａ）に別
の基板（５）を貼り合せて半導体基板（１〕の裏面より
絶縁層（１３）まで研摩し、絶縁層（１１） （１３）
（１４）で分離された半導体島領域（２）を形成する
工程を有する。上記平坦研磨は化学研■をとり入れて行
う。
選択酸化プロセスを用いて半導体基板（１１）の段差を
有する主面に、段差凹部と段差凸部に対応する面（１７
ｂ） （１７ａ）がほぼ同一となるような絶縁層（１１
） （１３）を形成することにより、その上に形成した
平坦化用の層（１５）は研摩前に既にその表面がほぼ平
坦化されている。従って、平坦研磨では化学的要素を濃
くした研摩をとり入れて行うことができる。このため表
面の荒さがとれ、貼り合せに必要な面粗さをもつ平坦面
が得られる。
有する主面に、段差凹部と段差凸部に対応する面（１７
ｂ） （１７ａ）がほぼ同一となるような絶縁層（１１
） （１３）を形成することにより、その上に形成した
平坦化用の層（１５）は研摩前に既にその表面がほぼ平
坦化されている。従って、平坦研磨では化学的要素を濃
くした研摩をとり入れて行うことができる。このため表
面の荒さがとれ、貼り合せに必要な面粗さをもつ平坦面
が得られる。
従って、次の別の基板（５）との貼り合せが容易に行わ
れる。
れる。
以下、第１図を用いて本発明によるＳｏｌ基板の製法の
一例を説明する。
一例を説明する。
本例は、先ず第１図Ａに示すように鏡面シリコンウェハ
（１）の−主面に所謂パッドＳ１０□膜（１１）を介し
て耐酸化スマクとなるＳｉＮ膜（１２）を被着形成する
。
（１）の−主面に所謂パッドＳ１０□膜（１１）を介し
て耐酸化スマクとなるＳｉＮ膜（１２）を被着形成する
。
次に、第１図已に示すように素子形成部に対応する部分
が、残るようにフォトリソグラフィー技術を用いてＳＩ
Ｎ膜（１２）及びその下のパッドＳ１０□膜（１１）を
選択エツチングし、さらにＳｉＮ膜（１２）、パッドＳ
１０□膜（１１）をマスクに、シリコンウェハ（１）の
表面を所定深さｄｔ（例えば３５０Ａ程度）選択的にエ
ツチング除去する。これにより、シリコンウェハ（１）
の表面は素子形成部（２）が凸部となるような段差が形
成される。
が、残るようにフォトリソグラフィー技術を用いてＳＩ
Ｎ膜（１２）及びその下のパッドＳ１０□膜（１１）を
選択エツチングし、さらにＳｉＮ膜（１２）、パッドＳ
１０□膜（１１）をマスクに、シリコンウェハ（１）の
表面を所定深さｄｔ（例えば３５０Ａ程度）選択的にエ
ツチング除去する。これにより、シリコンウェハ（１）
の表面は素子形成部（２）が凸部となるような段差が形
成される。
次に、選択酸化して段差口部に８１０２膜（１３）を形
成する。選択酸化後、ＳｉＮ膜（１２）上の酸化膜とＳ
ｉＮ膜（１２）をエツチング除去する（第１図Ｃ参照）
。
成する。選択酸化後、ＳｉＮ膜（１２）上の酸化膜とＳ
ｉＮ膜（１２）をエツチング除去する（第１図Ｃ参照）
。
酸化膜のエツチング時間を調節（例えば１０秒程度）す
ると、バーズヘッド部（ａ）を除いて全面が平坦化され
る。即ち段差凹部の面（１７ｂ） と段差凸部の面（
１７ａ） が面一となるようにシリコンウェハ（１）
の段差を有する主面に５ｉｎ２膜（１３） （１１）が
形成される。
ると、バーズヘッド部（ａ）を除いて全面が平坦化され
る。即ち段差凹部の面（１７ｂ） と段差凸部の面（
１７ａ） が面一となるようにシリコンウェハ（１）
の段差を有する主面に５ｉｎ２膜（１３） （１１）が
形成される。
シリコンウェハ（１）の段差ｄ２は１０００人程度とな
る。
る。
従って選択酸化による５Ｉ０２層（１３）は １３００
人程度程度る。
人程度程度る。
次に第１図りに示すように絶縁膜の厚みを十分得るため
に全面に５ｉｎ２膜（１４）に被着形成した後、例えば
Ｓ ＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ） 、多結晶シ
リコン等よりなる平坦化用の層、本例では３００層（１
５）を被着形成し、バーズヘッド部（ａ）の段差を平坦
化する。この３００層（１５）の表面は研磨前に既に平
坦化されている。
に全面に５ｉｎ２膜（１４）に被着形成した後、例えば
Ｓ ＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ） 、多結晶シ
リコン等よりなる平坦化用の層、本例では３００層（１
５）を被着形成し、バーズヘッド部（ａ）の段差を平坦
化する。この３００層（１５）の表面は研磨前に既に平
坦化されている。
次いで、第１図Ｅに示すようにＳｉｎ、膜（１４）の−
部が露出するまで３００層（１５）及び５ｉ０２膜（１
４）を平坦研磨する。この平坦研磨は、上記のように研
磨前に既に３００層（１５）の表面が平坦化されている
ので、化学的研磨をとり入れて行う。但し、３００層（
１５）及びＳｉｎ□膜（１４）は研磨前に十分アニール
しておくを可とする。アニールしていない場合には爾後
の貼り合せ時に、貼り合せにくくなる。
部が露出するまで３００層（１５）及び５ｉ０２膜（１
４）を平坦研磨する。この平坦研磨は、上記のように研
磨前に既に３００層（１５）の表面が平坦化されている
ので、化学的研磨をとり入れて行う。但し、３００層（
１５）及びＳｉｎ□膜（１４）は研磨前に十分アニール
しておくを可とする。アニールしていない場合には爾後
の貼り合せ時に、貼り合せにくくなる。
この化学要素を濃くした研磨によって表面の荒さがとれ
貼り合わせに必要な面粗さをもつ平坦面（１４ａ） が
得られる。
貼り合わせに必要な面粗さをもつ平坦面（１４ａ） が
得られる。
次に、この平坦面（１４ａ） に別の鏡面シリコンウ
ェハ（５）を貼り合せたのち（第１図Ｆ参照）シリコン
ウェハ（１）の裏面より研削、研磨を行い。研磨ストッ
パーとなる選択酸化による３１０２層（１３）の面で研
磨作業を止め素子形成部（２）を臨せる。これにより、
第１図Ｇに示すように５ｉ０２膜＜１３） ＜１１）
＜１４）で絶縁分離された複数の素子形成部（即ちシリ
コン島領域）（２）を有する目的のＳｏｌ基板（１６）
を得る。
ェハ（５）を貼り合せたのち（第１図Ｆ参照）シリコン
ウェハ（１）の裏面より研削、研磨を行い。研磨ストッ
パーとなる選択酸化による３１０２層（１３）の面で研
磨作業を止め素子形成部（２）を臨せる。これにより、
第１図Ｇに示すように５ｉ０２膜＜１３） ＜１１）
＜１４）で絶縁分離された複数の素子形成部（即ちシリ
コン島領域）（２）を有する目的のＳｏｌ基板（１６）
を得る。
上述の製法によれば、選択酸化プロセスを用い、シリコ
ンウェハ（１）の主面のパッドＳ１０□膜（１１）及び
ＳｉＮ膜（１２）を窓開けしてシリコンウェハ（１）
（７）主面を選択的にエツチングして段差を形成した後
、酸化処理することにより、段差を有する主面にほぼ平
坦な面の絶縁層（１１） （１３）を形成することがで
きる。そして、バーズヘッド部分（ａ）に若干段差が残
るが、３００層（１５）の被着によってこの段差を解消
することができる。即ち平坦研磨前に既に３００層（１
５）の表面は平坦面となっている。従って、その後の平
坦研磨では化学的要素を濃くシた研磨が可能となり、表
面の荒さが改善される。実際に本性を用いて平坦化を行
ったところ、段差のある部分を含んだ領域４００μｍ（
選択酸化の部分が１００μｍ）で段差をほぼ解消できた
。４００μｍ中での高低差は最大５０人程度まで押さえ
られた。従って、爾後の別のシリコンウェハ（５）六の
貼り合せが容易となり、信頼性のよいＳＯＩ基板を作成
することができる。
ンウェハ（１）の主面のパッドＳ１０□膜（１１）及び
ＳｉＮ膜（１２）を窓開けしてシリコンウェハ（１）
（７）主面を選択的にエツチングして段差を形成した後
、酸化処理することにより、段差を有する主面にほぼ平
坦な面の絶縁層（１１） （１３）を形成することがで
きる。そして、バーズヘッド部分（ａ）に若干段差が残
るが、３００層（１５）の被着によってこの段差を解消
することができる。即ち平坦研磨前に既に３００層（１
５）の表面は平坦面となっている。従って、その後の平
坦研磨では化学的要素を濃くシた研磨が可能となり、表
面の荒さが改善される。実際に本性を用いて平坦化を行
ったところ、段差のある部分を含んだ領域４００μｍ（
選択酸化の部分が１００μｍ）で段差をほぼ解消できた
。４００μｍ中での高低差は最大５０人程度まで押さえ
られた。従って、爾後の別のシリコンウェハ（５）六の
貼り合せが容易となり、信頼性のよいＳＯＩ基板を作成
することができる。
の−例を示す製造工程図、第２図Ａ−Ｄは従来のＳｏｌ
基板の一例を示す製造工程図である。
基板の一例を示す製造工程図である。
（１）はシリコンウェハ、（２）は素子形成部、（５〕
は別のシリコンウェハ、＜１１）はバッドＳｉＯ□膜、
（１２）はＳｉＮ膜、（１３）は選択酸化によるＳｉｎ
□層、（１４）はＳｉｎ□膜、（１５）は３００層であ
る。
は別のシリコンウェハ、＜１１）はバッドＳｉＯ□膜、
（１２）はＳｉＮ膜、（１３）は選択酸化によるＳｉｎ
□層、（１４）はＳｉｎ□膜、（１５）は３００層であ
る。
本発明によれば、選択酸化プロセスを用いて半導体基板
の段差を有する面にほぼ平坦な面の絶縁層を形成し、さ
らに平坦化用の層を形成することにより、既にその平坦
化用の層は平坦な面となる。
の段差を有する面にほぼ平坦な面の絶縁層を形成し、さ
らに平坦化用の層を形成することにより、既にその平坦
化用の層は平坦な面となる。
従って、その後の平坦研磨では化学的研磨をとり入れる
ことができる。その研磨面は荒さのない、即ち貼り合せ
に必要な面粗さをもつ表面となる。
ことができる。その研磨面は荒さのない、即ち貼り合せ
に必要な面粗さをもつ表面となる。
従って、別の基板との貼り合せが容易となり、信頼性の
よいＳｏｌ基板を作成することができる。
よいＳｏｌ基板を作成することができる。
Claims (1)
- 【特許請求の範囲】 半導体基板の段差を有する主面に選択酸化を用いて段差
凹部と段差凸部に対応する面がほぼ同一の絶縁層を形成
する工程、 平坦化用の層を被着して平坦研磨する工程、該平坦面に
別の基板を貼り合せて上記半導体基板の裏面より上記絶
縁層まで研磨し、該絶縁層で分離された半導体島領域を
形成する工程を有する半導体基板の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33133188A JPH02177433A (ja) | 1988-12-28 | 1988-12-28 | 半導体基板の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33133188A JPH02177433A (ja) | 1988-12-28 | 1988-12-28 | 半導体基板の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177433A true JPH02177433A (ja) | 1990-07-10 |
Family
ID=18242489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33133188A Pending JPH02177433A (ja) | 1988-12-28 | 1988-12-28 | 半導体基板の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177433A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278562A (ja) * | 1991-03-06 | 1992-10-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5459104A (en) * | 1993-01-18 | 1995-10-17 | Mitsubishi Materials Silicon Corporation | Process for production of semiconductor substrate |
| US5705028A (en) * | 1993-04-21 | 1998-01-06 | Yamaha Corporation | Method of manufacturing a semiconductor device with flattened multi-layer wirings |
| US5893750A (en) * | 1995-11-13 | 1999-04-13 | Advanced Micro Devices, Inc. | Method for forming a highly planarized interlevel dielectric structure |
| US6060344A (en) * | 1997-08-20 | 2000-05-09 | Denso Corporation | Method for producing a semiconductor substrate |
| JP2003142667A (ja) * | 2001-08-24 | 2003-05-16 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
-
1988
- 1988-12-28 JP JP33133188A patent/JPH02177433A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278562A (ja) * | 1991-03-06 | 1992-10-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5459104A (en) * | 1993-01-18 | 1995-10-17 | Mitsubishi Materials Silicon Corporation | Process for production of semiconductor substrate |
| WO2004077537A1 (ja) * | 1993-01-18 | 2004-09-10 | Shinsuke Sakai | 半導体基板の製造方法 |
| US5705028A (en) * | 1993-04-21 | 1998-01-06 | Yamaha Corporation | Method of manufacturing a semiconductor device with flattened multi-layer wirings |
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