JPH0217743A - 交換モジュール - Google Patents
交換モジュールInfo
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- JPH0217743A JPH0217743A JP1104773A JP10477389A JPH0217743A JP H0217743 A JPH0217743 A JP H0217743A JP 1104773 A JP1104773 A JP 1104773A JP 10477389 A JP10477389 A JP 10477389A JP H0217743 A JPH0217743 A JP H0217743A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/102—Packet switching elements characterised by the switching fabric construction using shared medium, e.g. bus or ring
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
- H04L49/254—Centralised controller, i.e. arbitration or scheduling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3018—Input queuing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/40—Constructional details, e.g. power supply, mechanical construction or backplane
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、第１バスを第２バスに接続してアドレスフィ
ールドとデータフィールドとを有するパケットディジタ
ル情報を伝送する少くとも１個の接続スイッチを具える
交換モジニールに関するものである。
ールドとデータフィールドとを有するパケットディジタ
ル情報を伝送する少くとも１個の接続スイッチを具える
交換モジニールに関するものである。
（従来の技術）
斯る交換モジニール内の接続スイッチは電気通信ネット
ワーク内でパケットディジタル情報を交換するのに使用
される。これに関連する一例は２台又は複数台のコンピ
ュータを結合してディジタル情報の交換を行なうネット
ワークである。
ワーク内でパケットディジタル情報を交換するのに使用
される。これに関連する一例は２台又は複数台のコンピ
ュータを結合してディジタル情報の交換を行なうネット
ワークである。
ネットワーク構成には、例えばバンヤン（Ｂａｎｙａｎ
）ネットワーク、プレリュード（Ｐｒｅｌｕｄｅ）
ネットワーク、オーウェル（Ｏｒｗｅｌｌ） リング及
び時分割多重バスのような種々の構成が知られている。
）ネットワーク、プレリュード（Ｐｒｅｌｕｄｅ）
ネットワーク、オーウェル（Ｏｒｗｅｌｌ） リング及
び時分割多重バスのような種々の構成が知られている。
これらネットワーク構成の各々をここで簡単に考察する
。
。
（ａ）バンヤンネットワーク
このネットワークはｒｌＥＥＢ Ｊａｕｒｎａｌ ｏｆ
ｏｎＳｅｌｅｃｔｅｄ Ａｒｅａｓ ｉｎ Ｃｏｍｍ
ｕｎｉｃａｔｉｏｎｓＪＶｏｌ、５ＡＣ−１゜Ｎａ６．
１９８３年１２月、 ｐｐ１０１４〜１０２１の論文“
ＰｅｒｆｏｒｍａｎｃｅＡｎａｌｙｓｉｓ ｏｆ ａ
ｐａｃｋｅｔ ５ｗ１ｔｃｈ ｏｎ Ｓｉｎｇｌｅ−Ｂ
ｕｆｆｅｒｅｄ１３ａｎｙａｎ ｎｅｔｗｏｒｋ’から
既知である。
ｏｎＳｅｌｅｃｔｅｄ Ａｒｅａｓ ｉｎ Ｃｏｍｍ
ｕｎｉｃａｔｉｏｎｓＪＶｏｌ、５ＡＣ−１゜Ｎａ６．
１９８３年１２月、 ｐｐ１０１４〜１０２１の論文“
ＰｅｒｆｏｒｍａｎｃｅＡｎａｌｙｓｉｓ ｏｆ ａ
ｐａｃｋｅｔ ５ｗ１ｔｃｈ ｏｎ Ｓｉｎｇｌｅ−Ｂ
ｕｆｆｅｒｅｄ１３ａｎｙａｎ ｎｅｔｗｏｒｋ’から
既知である。
バンヤンネットワークは各々２つの入力端子と２つの出
力端子を有するモジュールのマトリクスから成る。パケ
ットのアドレスフィールドからのアドレスビットの値が
パケットが接続されるモジュールの出力端子を決定する
。この出力端子は次のモジニールに接続され、このモジ
ュールが次のアドレスビットの値に応じてパケットを同
様に接続する。このようにｎ個のアドレスビットのアド
レスフィールドに対しｎ個のモジュール役が必要とされ
る。これがため、バンヤンネットワークの不利な特性は
、ネットワークの大きさがアドレスフィールドの大きさ
により決まり、ネットワークのサイズを必要とされるト
ラヒックに応じて設計することができない点にある。
力端子を有するモジュールのマトリクスから成る。パケ
ットのアドレスフィールドからのアドレスビットの値が
パケットが接続されるモジュールの出力端子を決定する
。この出力端子は次のモジニールに接続され、このモジ
ュールが次のアドレスビットの値に応じてパケットを同
様に接続する。このようにｎ個のアドレスビットのアド
レスフィールドに対しｎ個のモジュール役が必要とされ
る。これがため、バンヤンネットワークの不利な特性は
、ネットワークの大きさがアドレスフィールドの大きさ
により決まり、ネットワークのサイズを必要とされるト
ラヒックに応じて設計することができない点にある。
更に、任意の瞬時に等しいアドレスビットがモジュール
の２つの入力端子に現われると、何の手段も講じなけれ
ば、このモジュールで情報が遮断され、スループットを
妨害する欠点がある。このような問題を解決するために
はパケットを分類して適切な入力端子に分配する複雑な
分類機構が必要とされる。
の２つの入力端子に現われると、何の手段も講じなけれ
ば、このモジュールで情報が遮断され、スループットを
妨害する欠点がある。このような問題を解決するために
はパケットを分類して適切な入力端子に分配する複雑な
分類機構が必要とされる。
（ｂ） プレリュードネットワーク
ブレリニードネットワークは１９８７年１月１９〜２０
日にポルトガル ＬＢ会議．］の会報のｐｐＨ４〜１２７から既知である
。
日にポルトガル ＬＢ会議．］の会報のｐｐＨ４〜１２７から既知である
。
プレリュードネットワークには固定数の入線と出線が接
続される。入線上の信号はプレジオクロナスであり、即
ち公称的には同期しているが、例えばジッタや雑音のた
めに完全には互に同期していない。そこで、入力信号の
ビット及びワード同期をとるために、入線と交換網の残
部との間に同期回路が挿入される。
続される。入線上の信号はプレジオクロナスであり、即
ち公称的には同期しているが、例えばジッタや雑音のた
めに完全には互に同期していない。そこで、入力信号の
ビット及びワード同期をとるために、入線と交換網の残
部との間に同期回路が挿入される。
更に、入線上のパケットをアドレスフィールドの長さの
時間間隔に亘り互にシフトさせる追加の回路が設けられ
る。従って、アドレスフィールドを時間的に等しく分布
させて制御ユニットに伝送することができる。次いで、
パケットが交換網の残部で交換される。
時間間隔に亘り互にシフトさせる追加の回路が設けられ
る。従って、アドレスフィールドを時間的に等しく分布
させて制御ユニットに伝送することができる。次いで、
パケットが交換網の残部で交換される。
プレリュードネットワークの不利な特性は、入線の数が
制限される（即ち、データビットの数とアドレスビット
の数の比に制限される）点にある。
制限される（即ち、データビットの数とアドレスビット
の数の比に制限される）点にある。
更に、入線は互に非同期で動作してはならず、入線を同
期させると共に、パケットを互にシフトさせる多くの回
路を必要とする不利がある。
期させると共に、パケットを互にシフトさせる多くの回
路を必要とする不利がある。
（Ｃ） オーウェルリング
このネットワークは１９８７年１月１９〜２０日にポル
トガル、アルブフエイラで開かれたｒＧｓＬＢＪ会議の
会報、ｐｐ２１５〜２２４から既知である。
トガル、アルブフエイラで開かれたｒＧｓＬＢＪ会議の
会報、ｐｐ２１５〜２２４から既知である。
このネットワークはリング状バスに含まれたステーショ
ンを具えている。このリング状バスは１個又は複数個の
並列リングを具えている。ディジタル情報を含むフレー
ムが各リング上を伝送される。
ンを具えている。このリング状バスは１個又は複数個の
並列リングを具えている。ディジタル情報を含むフレー
ムが各リング上を伝送される。
このネットワークは、ステーションを互に同期させる必
要がある不利な特性を有し、更にネットワークの構造を
リング状構造から他の構造に簡単に変えることができず
、更にはリングに含まれるステーションが増えるに従っ
てバスのユーヂ容ｌが制限されるために１ステーション
当りのユーザ容量が減少する不利な特性を有する。これ
らの不利な特性はこのネットワークの利用率を制限する
。
要がある不利な特性を有し、更にネットワークの構造を
リング状構造から他の構造に簡単に変えることができず
、更にはリングに含まれるステーションが増えるに従っ
てバスのユーヂ容ｌが制限されるために１ステーション
当りのユーザ容量が減少する不利な特性を有する。これ
らの不利な特性はこのネットワークの利用率を制限する
。
（ｄ）時分割多重バス
時分割多重バスは広く知られている。複数のデータ入線
をマルチプレクサを介して共通の時分割多重バスに接続
する。各入線は関連するタイムスロット中に読取られ、
得られたデータパケットがこのタイムスロット中に共通
のバスに置かれる。
をマルチプレクサを介して共通の時分割多重バスに接続
する。各入線は関連するタイムスロット中に読取られ、
得られたデータパケットがこのタイムスロット中に共通
のバスに置かれる。
タイムスロットは固定の多重フレームに属するため、入
線は非同期にしてはならない。
線は非同期にしてはならない。
共通バスに接続された各出線はユニークなアドレスを有
する。これらの出線は共通バスを同時に読取り、パケッ
トのアドレスフィールドが１つの出線のアドレスと一致
する場合にそのパケットをこの出線に送出する。
する。これらの出線は共通バスを同時に読取り、パケッ
トのアドレスフィールドが１つの出線のアドレスと一致
する場合にそのパケットをこの出線に送出する。
このネットワークは入線を非同期にしてはならない欠点
に加えて、多数のラインを接続するときは高速バスが必
要とされる欠点がある。
に加えて、多数のラインを接続するときは高速バスが必
要とされる欠点がある。
電気通信ネットワークとの既知のルーティング方法はバ
ーチャルサーキットの使用にある。バーチャルサーキッ
トは特定の宛先のパケットに極めて長い国際アドレスを
与える必要があるときに使用される。この長い国際アド
レスを避けるために、このアドレスがパケットの伝送を
開始したいステーションにより中央制御ユニットに伝送
され、この中央制御ユニットがこれに応答してバーチャ
ルサーキットを設定する。これらのバーチャルサーキッ
トは、全接続の各セクションごとに短かいバーチャルサ
ーキット識別子（ＭＣＩ） とこれらＶＣＩ 値に対
する所要のルーティング情報を各セクション内の接続点
に供給することにより形成される。これらのく著しく短
かい） ＭＣＩ値は国際アドレスの代りをする。中央制
御ユニットは各接続点に、着信パケットのりＣｌ の値
と、このパケットを次の接続点へルート指定するこのパ
ケットのＶＣＩ の新しい値とを通知する。
ーチャルサーキットの使用にある。バーチャルサーキッ
トは特定の宛先のパケットに極めて長い国際アドレスを
与える必要があるときに使用される。この長い国際アド
レスを避けるために、このアドレスがパケットの伝送を
開始したいステーションにより中央制御ユニットに伝送
され、この中央制御ユニットがこれに応答してバーチャ
ルサーキットを設定する。これらのバーチャルサーキッ
トは、全接続の各セクションごとに短かいバーチャルサ
ーキット識別子（ＭＣＩ） とこれらＶＣＩ 値に対
する所要のルーティング情報を各セクション内の接続点
に供給することにより形成される。これらのく著しく短
かい） ＭＣＩ値は国際アドレスの代りをする。中央制
御ユニットは各接続点に、着信パケットのりＣｌ の値
と、このパケットを次の接続点へルート指定するこのパ
ケットのＶＣＩ の新しい値とを通知する。
各接続点は各バーチャルサーキットに対し２つのＶＣＩ
値の組合せを具えた変換テーブルを有し、一方のＶＣＩ
は着信パケットに関連し、他方のＶＣＩはこのパケッ
トを更に他の接続点へルート指定するものである。パケ
ットが１つの接続点に着信すると、この着信パケットの
ＶＣＩが変換テーブルでルックアップされ、変換テーブ
ルに従ってこのＶＣＩと関連する新しいＶＣＩ と交換
される。次いで、この新しいＶＣ［を有するパケットが
次の接続点へ転送される。１つのバーチャルサーキット
に関連するＶＣＩ値はこのバーチャルサーキットが使用
中である限り他のバーチャルサーキットに使用すること
はできない。中央制御ユニットが通信を終了させること
ができることを通知した後にのみ、当該バーチャルサー
キットのＶＣＩ値を中央制御ユニットにより解放させる
ことができる。
値の組合せを具えた変換テーブルを有し、一方のＶＣＩ
は着信パケットに関連し、他方のＶＣＩはこのパケッ
トを更に他の接続点へルート指定するものである。パケ
ットが１つの接続点に着信すると、この着信パケットの
ＶＣＩが変換テーブルでルックアップされ、変換テーブ
ルに従ってこのＶＣＩと関連する新しいＶＣＩ と交換
される。次いで、この新しいＶＣ［を有するパケットが
次の接続点へ転送される。１つのバーチャルサーキット
に関連するＶＣＩ値はこのバーチャルサーキットが使用
中である限り他のバーチャルサーキットに使用すること
はできない。中央制御ユニットが通信を終了させること
ができることを通知した後にのみ、当該バーチャルサー
キットのＶＣＩ値を中央制御ユニットにより解放させる
ことができる。
（発明が解決しようとする課題）
本発明の目的は、ネットワード構成が融通性に富ミ、且
つバーチャルサーキットの原理を実施するのに好適であ
って、入線を互に非同期にし得ると共に出線に対し非同
期にし得る、少くとも１つの接続スイッチを具えた交換
モジュールを提供することにある。
つバーチャルサーキットの原理を実施するのに好適であ
って、入線を互に非同期にし得ると共に出線に対し非同
期にし得る、少くとも１つの接続スイッチを具えた交換
モジュールを提供することにある。
（課題を解決するための手段）
この目的のために、本発明は第１バスを第２バスに接続
してアドレスフィールドとデータフィールドとを有する
パケットディジタル情報を伝送する少くとも１個の接続
スイッチを具える交換モジュールにおいて、前記接続ス
イッチは 外部中央制御ユニットからの情報ワードを受信するデー
タ入力端子と、前記パケットのアドレスフィールドが供
給されるアドレス入力端子と、データ出力端子とを有す
る変換メモリと、前記変換メモリのデータ出力端子に接
続された入力端子を有し、このデータ出力端子から生ず
る情報ワードを予め定められた情報ワードと比較する比
較器と、 前記パケットのデータフィールドが供給される第１デー
タ入力端子と、前記変換メモリのデータ出力端子に接続
された第２データ入力端子と、前記比較器の出力端子に
接続された書込エネーブル入力端子とを有する待ち行列
メモリと、前記第２バス上の使用可能パケットスペース
を検出する検出回路と、この検出回路により制御され前
記待ち行列メモリのデータ出力端子から生ずるパケット
を前記使用可能パケッ゛トスペース内に書込む書込回路
とを具えた、前記第２バス内に挿入された挿入回路と、 を具えていることを特徴とする。
してアドレスフィールドとデータフィールドとを有する
パケットディジタル情報を伝送する少くとも１個の接続
スイッチを具える交換モジュールにおいて、前記接続ス
イッチは 外部中央制御ユニットからの情報ワードを受信するデー
タ入力端子と、前記パケットのアドレスフィールドが供
給されるアドレス入力端子と、データ出力端子とを有す
る変換メモリと、前記変換メモリのデータ出力端子に接
続された入力端子を有し、このデータ出力端子から生ず
る情報ワードを予め定められた情報ワードと比較する比
較器と、 前記パケットのデータフィールドが供給される第１デー
タ入力端子と、前記変換メモリのデータ出力端子に接続
された第２データ入力端子と、前記比較器の出力端子に
接続された書込エネーブル入力端子とを有する待ち行列
メモリと、前記第２バス上の使用可能パケットスペース
を検出する検出回路と、この検出回路により制御され前
記待ち行列メモリのデータ出力端子から生ずるパケット
を前記使用可能パケッ゛トスペース内に書込む書込回路
とを具えた、前記第２バス内に挿入された挿入回路と、 を具えていることを特徴とする。
本発明の手段を実行することにより、変換メモリがパケ
ットのアドレスフィールドを新しいＶＣＩ値かエンプテ
ィパケットコードの何れかを表わす情報ワードと入れ換
えることが達成される。この情報ワードは、中央制御ユ
ニットの制御の下で、変換メモリのデータ入力端子を経
て、中央制御ユニットにより変換メモリのアドレス入力
端子に供給されるアドレスの記憶位置に書込まれる。こ
の情報ワードがエンプティパケットコードと一致する場
合には、待ち行列メモリへのこのパケットの書込みが禁
止され、従って斯るパケットは第２バスへスイッチされ
ず、第２バスへ既にスイッチされたパケットと同様に第
１バス上を進行する。情報ワードがエンプティパケット
コードと一致しないことを比較器が検出する場合には、
新しいＶＣＩ値及び関連するデータフィールドを有する
パケットが待ち行列メモリに書込まれ、このパケットが
第２バス上に使用可能パケットスペースが挿入回路によ
り検出されるときに第２バス上に挿入される。
ットのアドレスフィールドを新しいＶＣＩ値かエンプテ
ィパケットコードの何れかを表わす情報ワードと入れ換
えることが達成される。この情報ワードは、中央制御ユ
ニットの制御の下で、変換メモリのデータ入力端子を経
て、中央制御ユニットにより変換メモリのアドレス入力
端子に供給されるアドレスの記憶位置に書込まれる。こ
の情報ワードがエンプティパケットコードと一致する場
合には、待ち行列メモリへのこのパケットの書込みが禁
止され、従って斯るパケットは第２バスへスイッチされ
ず、第２バスへ既にスイッチされたパケットと同様に第
１バス上を進行する。情報ワードがエンプティパケット
コードと一致しないことを比較器が検出する場合には、
新しいＶＣＩ値及び関連するデータフィールドを有する
パケットが待ち行列メモリに書込まれ、このパケットが
第２バス上に使用可能パケットスペースが挿入回路によ
り検出されるときに第２バス上に挿入される。
第１バスから第２バスへとスイッチすべきパケットは待
ち行列メモリ内に入れ、次いで第２バス上に使用可能パ
ケットスペースが検出されるまで待つ必要があるため、
第１バスと第２バスは互に非同期にすることができる。
ち行列メモリ内に入れ、次いで第２バス上に使用可能パ
ケットスペースが検出されるまで待つ必要があるため、
第１バスと第２バスは互に非同期にすることができる。
ネットワードは必要とされるトラヒック量に完全に従っ
て構成することができる。ネットワーク内のどこかで必
要とされるトラヒック量が大きいときはその場所で多数
のバスが必要とされる。本発明の接続スイッチによれば
、必要とされる接続スイッチの数を簡単に適合させるこ
とができる。
て構成することができる。ネットワーク内のどこかで必
要とされるトラヒック量が大きいときはその場所で多数
のバスが必要とされる。本発明の接続スイッチによれば
、必要とされる接続スイッチの数を簡単に適合させるこ
とができる。
このようにするとトラヒック供給量が大きくなるため待
ち行列がオーバフローして情報を失なうことは避けられ
る。
ち行列がオーバフローして情報を失なうことは避けられ
る。
本発明交換モジュールにおいては、更に、前記挿入回路
は 前記第２バスの入力側に接続された直列データ入力端子
と、第２データバスの出力側に接続された直列データ出
力端子と、並列データ入出力端子と、並列データ出力端
子とを有する、前記第２バスと直列に接続されたパケッ
ト情報用直列／並列レジスタと、 前記第２バスに接続され該バスからクロックパルスを受
信する入力端子と、前記第２バスに接続され該バスから
パケット同期パルスを受信するリセット入力端子と、出
力端子とを有するアドレス長カウンタと、 前記アドレス長カウンタの出力端子に接続された書込エ
ネーブル入力端子と、前記直列／並列レジスタの並列デ
ータ出力端子に接続されたデータ入力端子と、データ出
力端子とを有するバッファと、 前記バッファのデータ出力端子に接続された入力端子を
有し、このデータ出力端子から生ずる情報ワードを所定
の情報ワードと比較する第２の比較器と、 前記第２の比較器の出力信号に応じて、前記待ち行列メ
モリの出力端子のパケットを前記直列／並列レジスタの
並列データ入力端子に供給せしめるゲート手段と、 を具えていることを特徴とする。
は 前記第２バスの入力側に接続された直列データ入力端子
と、第２データバスの出力側に接続された直列データ出
力端子と、並列データ入出力端子と、並列データ出力端
子とを有する、前記第２バスと直列に接続されたパケッ
ト情報用直列／並列レジスタと、 前記第２バスに接続され該バスからクロックパルスを受
信する入力端子と、前記第２バスに接続され該バスから
パケット同期パルスを受信するリセット入力端子と、出
力端子とを有するアドレス長カウンタと、 前記アドレス長カウンタの出力端子に接続された書込エ
ネーブル入力端子と、前記直列／並列レジスタの並列デ
ータ出力端子に接続されたデータ入力端子と、データ出
力端子とを有するバッファと、 前記バッファのデータ出力端子に接続された入力端子を
有し、このデータ出力端子から生ずる情報ワードを所定
の情報ワードと比較する第２の比較器と、 前記第２の比較器の出力信号に応じて、前記待ち行列メ
モリの出力端子のパケットを前記直列／並列レジスタの
並列データ入力端子に供給せしめるゲート手段と、 を具えていることを特徴とする。
直列／並列レジスタとは直列にも並列にも読み書きでき
るレジスタのことである。第２バス上のパケットは直列
／並列レジスフに直列に書込まれる。
るレジスタのことである。第２バス上のパケットは直列
／並列レジスフに直列に書込まれる。
アドレス長カウンタにより第２バス上のパケットのアド
レスフィールドがバッファに並列に書込まれ、第２比較
器によりこのアドレスがエンプティパケットコードを含
んでいるか検出されるため、第２バス上のこのパケット
の位置に待ち行列メモリからのパケットを挿入すること
ができる。
レスフィールドがバッファに並列に書込まれ、第２比較
器によりこのアドレスがエンプティパケットコードを含
んでいるか検出されるため、第２バス上のこのパケット
の位置に待ち行列メモリからのパケットを挿入すること
ができる。
本発明交換モジュールにおいては、更に、前記接続スイ
ッチは第１及び第２バスの各々を直列に接続する第２及
び第３のバッファを具え、第２及び第３のバッファは第
１及び第１バスのそれぞれのクロックチャネルに接続さ
れたタロツク入力端子と、遅延素子を経て該クロック入
力端子に接続されたリセット入力端子とを有しているこ
とを特徴とする。
ッチは第１及び第２バスの各々を直列に接続する第２及
び第３のバッファを具え、第２及び第３のバッファは第
１及び第１バスのそれぞれのクロックチャネルに接続さ
れたタロツク入力端子と、遅延素子を経て該クロック入
力端子に接続されたリセット入力端子とを有しているこ
とを特徴とする。
これらのバッファは第１バス及び第２バスのそれぞれの
出力側に配置される。これらのバッファは接続スイッチ
により導入され得るパケットビットとクロックビットと
の位相差を除去するために使用される。更に、これによ
りクロックパルスの持続時間を略々同一の値に維持する
ことが達成されるため、パルス持続時間の重複により１
つのクロック周期が１つのクロックパルスで完全に占め
られて１つのクロック周期がスキップされることが不可
能になる。
出力側に配置される。これらのバッファは接続スイッチ
により導入され得るパケットビットとクロックビットと
の位相差を除去するために使用される。更に、これによ
りクロックパルスの持続時間を略々同一の値に維持する
ことが達成されるため、パルス持続時間の重複により１
つのクロック周期が１つのクロックパルスで完全に占め
られて１つのクロック周期がスキップされることが不可
能になる。
（実施例）
図面につき本発明の詳細な説明する。
パケット交換通信においては第１図に例示するバーチャ
ルサーキットを用いることができる。
ルサーキットを用いることができる。
端末局１が情報を端末局２へ伝送したいものと仮定する
。このネットワーク内の各端末局はユニークな国際番号
を有し、この番号は既存の電話網と同様に、例えば加入
者番号と地域コード及び国コードとで構成することがで
きる。長い国際番号が極めて長いパケットアドレスにな
るのを避けるために、中央制御ユニット４が端末局１と
端末局２との間に各別の接続点３−１．３−２．・・・
３−ｎを具えるバーチャルサーキットを形成し、中央制
御ユニット４が接続点間の接続に各別のＶＣＩ （バ
ーチャルサーキッキ識別子）値５−１．５−２．・・・
５−ｎ−１を割当てる。接続点３−１が端末局１からパ
ケットを受信すると、接続点３−１はＶＣＩ 値５−１
を有するこのパケットを対応するルートを経て接続点３
−２に転送する。接続点３−２はその変換テーブルでこ
のＶＣＩ値５−１をルックアップし、ＶＣＩ値５−２を
見つけ出す。
。このネットワーク内の各端末局はユニークな国際番号
を有し、この番号は既存の電話網と同様に、例えば加入
者番号と地域コード及び国コードとで構成することがで
きる。長い国際番号が極めて長いパケットアドレスにな
るのを避けるために、中央制御ユニット４が端末局１と
端末局２との間に各別の接続点３−１．３−２．・・・
３−ｎを具えるバーチャルサーキットを形成し、中央制
御ユニット４が接続点間の接続に各別のＶＣＩ （バ
ーチャルサーキッキ識別子）値５−１．５−２．・・・
５−ｎ−１を割当てる。接続点３−１が端末局１からパ
ケットを受信すると、接続点３−１はＶＣＩ 値５−１
を有するこのパケットを対応するルートを経て接続点３
−２に転送する。接続点３−２はその変換テーブルでこ
のＶＣＩ値５−１をルックアップし、ＶＣＩ値５−２を
見つけ出す。
次いでＶＣＩ値５〜２を有するパケットを対応するルー
トに転送する。最后に、ＶＣＩ 値５−ｎ−１を有する
このパケットが接続点３−ｎに着信する。接続点３−ｎ
の変換テーブルにおいてＶＣＩ値５−ｎ−１を有するこ
の着信パケットを端末局２に接続された出口に転送する
ルートが選択される。
トに転送する。最后に、ＶＣＩ 値５−ｎ−１を有する
このパケットが接続点３−ｎに着信する。接続点３−ｎ
の変換テーブルにおいてＶＣＩ値５−ｎ−１を有するこ
の着信パケットを端末局２に接続された出口に転送する
ルートが選択される。
本発明による接続スイッチはアドレスコードを変換し得
る変換メモリを具えているため、この接続スイッチはバ
ーチャルサーキットに使用するのに極めて好適である。
る変換メモリを具えているため、この接続スイッチはバ
ーチャルサーキットに使用するのに極めて好適である。
第２図はｎ個の入バス１〜ｎとｎ個の出バス１＋１〜ｎ
＋ｍを有する交換モジニールを示す。
＋ｍを有する交換モジニールを示す。
ｎ個の入バスの１つとｍ個の出バスの１つとの間の各通
信に対し、その入力端子がこの人バスに、その出力端子
がこの出バスに接続された接続スイッチが常に使用され
る。これらの接続スイッチはディジタル情報をネットワ
ークを経て送るのに使用される。
信に対し、その入力端子がこの人バスに、その出力端子
がこの出バスに接続された接続スイッチが常に使用され
る。これらの接続スイッチはディジタル情報をネットワ
ークを経て送るのに使用される。
第３図は本発明による切換スイッチの一実施例を示す。
第１バス４の出力側にはバッファ４を具えている。
このバス４は３本の導線１．２及び３を具え、導線１は
導線２を経て伝送されるパケットのパケット同期信号を
伝送するのに使われる。これらのパケットはアドレスフ
ィールドとデータフィールドとから成る。導線３は導線
１及び２上の信号のビット同期用クロック信号を伝送し
、この導線は時間遅延素子７を経てバッファ４のリセッ
ト入力端子に接続される。クロックパルスの立下り縁は
その立上り縁に対し固定の時間関係にあるため、クロッ
クパルスは立上り縁及び立下り縁の種々の相対遅延の結
果として完全なりロック周期を占めることができなくな
る。
導線２を経て伝送されるパケットのパケット同期信号を
伝送するのに使われる。これらのパケットはアドレスフ
ィールドとデータフィールドとから成る。導線３は導線
１及び２上の信号のビット同期用クロック信号を伝送し
、この導線は時間遅延素子７を経てバッファ４のリセッ
ト入力端子に接続される。クロックパルスの立下り縁は
その立上り縁に対し固定の時間関係にあるため、クロッ
クパルスは立上り縁及び立下り縁の種々の相対遅延の結
果として完全なりロック周期を占めることができなくな
る。
導線２及び３はレジスタ５のデータ入力端子４１とクロ
ックパルス入力端子４２にそれぞれ接続する。
ックパルス入力端子４２にそれぞれ接続する。
パケットはレジスタ５にビット直列式に読込まれる。
導線１はバッファ６の書込エネーブル入力端子に接続さ
れる。バッファ６のデータ入力端子４５はレジスタ５の
データ出力端子４４にビット並列式に接続してレジスタ
５内のパケットがバッファ６内に導線１上のパケット同
期信号に応じて並列に書込まれるようにする。
れる。バッファ６のデータ入力端子４５はレジスタ５の
データ出力端子４４にビット並列式に接続してレジスタ
５内のパケットがバッファ６内に導線１上のパケット同
期信号に応じて並列に書込まれるようにする。
バッファ６の第１データ出力端子４６を待ち行列メモリ
１２のデータ入力端子４８に接続してパケットデータフ
ィールドを待ち行列メモリ１２内に並列に書込み得るよ
うにする。バッファ６の第２データ出力端子４７をマル
チプレクサ８のデータ入力端子４９に接続してこれにパ
ケットアドレスフィールドを並列に伝送する。このアド
レスフィールドはＶＣＩ値を構成する。マルチプレクサ
８は変換メモリ９のアドレス入力端子５３に接続された
ビット並列出力端子５２を有する。マルチプレクサ８の
並列データ入力端子５０、マルチプレクサ８の選択入力
端子５１及び変換メモリ９のデータ入力端子５４は中央
制御ユニッ）ＣＣに結合される。
１２のデータ入力端子４８に接続してパケットデータフ
ィールドを待ち行列メモリ１２内に並列に書込み得るよ
うにする。バッファ６の第２データ出力端子４７をマル
チプレクサ８のデータ入力端子４９に接続してこれにパ
ケットアドレスフィールドを並列に伝送する。このアド
レスフィールドはＶＣＩ値を構成する。マルチプレクサ
８は変換メモリ９のアドレス入力端子５３に接続された
ビット並列出力端子５２を有する。マルチプレクサ８の
並列データ入力端子５０、マルチプレクサ８の選択入力
端子５１及び変換メモリ９のデータ入力端子５４は中央
制御ユニッ）ＣＣに結合される。
変換メモリ９の並列データ出力端子５５は比較器１０の
入力端子５６に接続し、この比較器の他方の入力端子５
７にはエンプティパケットを示す予め定められた情報ワ
ードＢＰＣＩを供給する。変換メモリ９の並列データ出
力端子５５は待ち行列メモリ１２のデータ入力端子５７
にも接続する。比較器１０の出力端子５８を＾ＮＯゲー
ト１１の入力端子６０に接続し、その他方の入力端子５
９をバス４のパケット同期用導線１に接続する。ＡＮＤ
ゲート１１の出力端子６１を待ち行列１２の書込エネー
ブル入力端子６２に接続する。
入力端子５６に接続し、この比較器の他方の入力端子５
７にはエンプティパケットを示す予め定められた情報ワ
ードＢＰＣＩを供給する。変換メモリ９の並列データ出
力端子５５は待ち行列メモリ１２のデータ入力端子５７
にも接続する。比較器１０の出力端子５８を＾ＮＯゲー
ト１１の入力端子６０に接続し、その他方の入力端子５
９をバス４のパケット同期用導線１に接続する。ＡＮＤ
ゲート１１の出力端子６１を待ち行列１２の書込エネー
ブル入力端子６２に接続する。
マルチプレクサ８のデータ入力端子４９を経てバッファ
６から到来するＶＣＩ値と、マルチプレクサ８のデータ
入力端子５０を経て中央制御ユニッ）ＣＣから到来する
メモリアドレスを変換メモリ９のアドレス入力端子５３
に転送することができる。マルチプレクサ８の選択入力
端子５１の選択信号の値に応じてバッファ６からのＶＣ
Ｉ値か、中央制御ユニットからのメモリアドレスの何れ
かが変換メモリ９のアドレス入力端子５３に供給される
。バッファ６からのＶＣＩ値が変換メモリ９のアドレス
入力端子５３に供給される場合には、関連するアドレス
にある情報ワードが読出され、データ出力端子５５に現
われる。この情報ワードは次いで比較器１０の入力端子
５６及び待ち行列メモリ１２のデータ入力端子６３に供
給される。比較器１０は入力端子５６の情報ワードを入
力端子５７に供給されるエンプティパケットコードＢＰ
ＣＩと比較し、両者が一致しない場合には待ち行列メモ
リ１２の書込エネーブル入力端子６２がＡＮＤゲー）１
１を介して駆動される。この結果、新しいＶＣＩ値と、
関連するデータフィールドとが待ち行列１２のそれぞれ
のデータ入力端子４８及び６３を経て同時に書込まれる
。比較器１０が、情報ワードとエンプティコードＢＰＣ
Ｉとの一致を検出する場合には待ち行列メモリ１２の書
込エネーブル入力端子６２が駆動されない。これは、そ
のパケットがその宛先に基づいてバス１４からバス１７
へ送る必要がないものである場合である。この場合には
待ち行列メモリ１２のそれぞれのデータ入力端子４８及
び６３のデータフィールド及びアドレスフィールドは放
棄される。
６から到来するＶＣＩ値と、マルチプレクサ８のデータ
入力端子５０を経て中央制御ユニッ）ＣＣから到来する
メモリアドレスを変換メモリ９のアドレス入力端子５３
に転送することができる。マルチプレクサ８の選択入力
端子５１の選択信号の値に応じてバッファ６からのＶＣ
Ｉ値か、中央制御ユニットからのメモリアドレスの何れ
かが変換メモリ９のアドレス入力端子５３に供給される
。バッファ６からのＶＣＩ値が変換メモリ９のアドレス
入力端子５３に供給される場合には、関連するアドレス
にある情報ワードが読出され、データ出力端子５５に現
われる。この情報ワードは次いで比較器１０の入力端子
５６及び待ち行列メモリ１２のデータ入力端子６３に供
給される。比較器１０は入力端子５６の情報ワードを入
力端子５７に供給されるエンプティパケットコードＢＰ
ＣＩと比較し、両者が一致しない場合には待ち行列メモ
リ１２の書込エネーブル入力端子６２がＡＮＤゲー）１
１を介して駆動される。この結果、新しいＶＣＩ値と、
関連するデータフィールドとが待ち行列１２のそれぞれ
のデータ入力端子４８及び６３を経て同時に書込まれる
。比較器１０が、情報ワードとエンプティコードＢＰＣ
Ｉとの一致を検出する場合には待ち行列メモリ１２の書
込エネーブル入力端子６２が駆動されない。これは、そ
のパケットがその宛先に基づいてバス１４からバス１７
へ送る必要がないものである場合である。この場合には
待ち行列メモリ１２のそれぞれのデータ入力端子４８及
び６３のデータフィールド及びアドレスフィールドは放
棄される。
待ち行列メモリ１２に書込まれたパケットは挿入回路１
８により第２バス１６にスイッチされる。この挿入回路
１８は第２バス１７上にあきパケットスペースがあるか
どうかを検出する検出回路１９と、あきパケットスペー
スがある場合に待ち行列メモリ１２からのパケットをこ
のあきパケットスペースに書込む書込回路２０とを具え
ている。第２バス１６の出力側にはバッファ２４が配置
されている。このバス１６は３本の導線２１．２２．２
３を具え、そのうちの導線２１は導線２２を経て伝送さ
れるパケットのパケット同期信号を伝送するのに使われ
る。導線２３は導線２１及び２２上の信号のビット同期
用クロック信号を伝送し、この導線を遅延素子３２を経
てバッファ２４のリセット入力端子７３に接続する。こ
れは、バッファ４の説明において述べたようにクロック
信号内でクロック周期がスキップされるのを避けるため
である。導線２１及び２３はバッファ２４に直接接続し
、導線２２は直列／並列レジスタ２５を経てバッファ２
４に接続する。
８により第２バス１６にスイッチされる。この挿入回路
１８は第２バス１７上にあきパケットスペースがあるか
どうかを検出する検出回路１９と、あきパケットスペー
スがある場合に待ち行列メモリ１２からのパケットをこ
のあきパケットスペースに書込む書込回路２０とを具え
ている。第２バス１６の出力側にはバッファ２４が配置
されている。このバス１６は３本の導線２１．２２．２
３を具え、そのうちの導線２１は導線２２を経て伝送さ
れるパケットのパケット同期信号を伝送するのに使われ
る。導線２３は導線２１及び２２上の信号のビット同期
用クロック信号を伝送し、この導線を遅延素子３２を経
てバッファ２４のリセット入力端子７３に接続する。こ
れは、バッファ４の説明において述べたようにクロック
信号内でクロック周期がスキップされるのを避けるため
である。導線２１及び２３はバッファ２４に直接接続し
、導線２２は直列／並列レジスタ２５を経てバッファ２
４に接続する。
直列／並列レジスタ２５はパケット導線２２に接続され
た直列データ入力端子７１と、待ち行列メモリ１２のデ
ータ出力端子８１に接続された並列データ入力端子７４
と、ＡＮＤゲート３１の出力端子８２に接続された書込
エネーブル入力端子７５と、パケット導線２２に接続さ
れた直列データ出力端子７２と、バッファ２７のデータ
入力端子８３に接続された並列データ出力端子７６とを
具えている。
た直列データ入力端子７１と、待ち行列メモリ１２のデ
ータ出力端子８１に接続された並列データ入力端子７４
と、ＡＮＤゲート３１の出力端子８２に接続された書込
エネーブル入力端子７５と、パケット導線２２に接続さ
れた直列データ出力端子７２と、バッファ２７のデータ
入力端子８３に接続された並列データ出力端子７６とを
具えている。
導線２１はカウンタ２６のリセット入力端子７７に接続
し、導線２３をこのカウンタ２６のクロック入力端子７
８に接続する。このカウンタ２６の出力端子７９をバッ
ファ２７の書込エネーブル入力端子８０に接続する。
し、導線２３をこのカウンタ２６のクロック入力端子７
８に接続する。このカウンタ２６の出力端子７９をバッ
ファ２７の書込エネーブル入力端子８０に接続する。
バッファ２７の並列データ出力端子８４を比較器２８の
入力端子８５に接続する。この比較器２８の他方の入力
端子８６にはエンプティパケットコードを示す予め決め
られた情報ワードＥＰＣ２が供給される。比較器２８の
出力端子８７をＡＮＤゲート２９０入力端子８８に接続
し、その他方の入力端子を待ち行列メモリ１２の待ち行
列エンプティ出力端子９１に接続する。
入力端子８５に接続する。この比較器２８の他方の入力
端子８６にはエンプティパケットコードを示す予め決め
られた情報ワードＥＰＣ２が供給される。比較器２８の
出力端子８７をＡＮＤゲート２９０入力端子８８に接続
し、その他方の入力端子を待ち行列メモリ１２の待ち行
列エンプティ出力端子９１に接続する。
へＮＯゲート２９の出力端子９０を待ち行列メモリ１２
の続出エネーブル入力端子９２とフリップフロップ３０
のセット入力端子９３とに接続する。
の続出エネーブル入力端子９２とフリップフロップ３０
のセット入力端子９３とに接続する。
フリップフロップ３０のリセット入力端子９７を遅延ゲ
ート３３を経てパケット同期導線２１に接続する。
ート３３を経てパケット同期導線２１に接続する。
ＡＮＤゲート３１は２つの入力端子９５及び９６を有し
、その入力端子９５はフリップフロップ３０の出力端子
９４に、その入力端子９６はパケット同期導線２１に接
続する。
、その入力端子９５はフリップフロップ３０の出力端子
９４に、その入力端子９６はパケット同期導線２１に接
続する。
導線２２上のパケットは直列／並列レジスタ２５のデー
タ入力端子７１に直列に供給される。カウンタ２６がパ
ケット同期パルスからのビット数を、パケットの全アド
レスフィールドが直列／並列レジスタ２５に書込まれる
までカウントし、次いでバッファ２７の書込エネーブル
入力端子８０を駆動してアドレスフィールドをバッファ
２７に並列に書込む。比較器２８がバッファ２７内のア
ドレスフィールドをエンプティパケットコードＥＰＣ２
と比較する。比較器２８の入力端子８５のアドレスフィ
ールドが入力端子８６のエンプティパケットコードＥＰ
Ｃ２に等しく、且つ待ち行列１２がパケットを含んでい
る場合にはＡＮＤゲート２９の出力信号が待ち行列メモ
ｌ用２の読出エネーブル入力端子９２を駆動して待ち行
列メモリ１２内の次のパケットを読出す。ＡＮＤゲート
２９の出力信号はフリップ７０ツブ３０のセット入力端
子９３にも供給されるため、この出力信号がフリップフ
ロップ３０の出力端子９４に継続される。この継続出力
信号がＡＮＤゲート３１０入力端子９５に供給され、且
つパケット同期パルスがＡＮＤゲート３１の入力端子９
６に供給されるため、直列／並列レジスタ２５の書込エ
ネーブル入力端子７５が駆動される。フリップフロップ
３０のリセット入力端子９７に接続された遅延ゲート３
３は約半クロツクパルス周期に相当する遅延時間を有す
るこの遅延によりフリップフロップ３０の出力端子９４
の継続出力信号が、直列／並列レジスタ２５の書込エネ
ーブル入力端子７５がＡＮＤゲート３１０入力端子のこ
の継続出力信号とパケット同期パルスとにより駆動され
る前に変化してしまうことが避けられる。直列／並列レ
ジスタ２５内のパケットビット位置が並列データ入力端
子におけるパケットビット位置と一致する瞬時に、待ち
行列メモリ１２の出力端子８１のパケットが直列／並列
レジスタ２５内に並列に書込まれる。これによりバス１
４上のパケットをバス１７に送ることが達成され、接続
スイッチの接続機能が実現される。
タ入力端子７１に直列に供給される。カウンタ２６がパ
ケット同期パルスからのビット数を、パケットの全アド
レスフィールドが直列／並列レジスタ２５に書込まれる
までカウントし、次いでバッファ２７の書込エネーブル
入力端子８０を駆動してアドレスフィールドをバッファ
２７に並列に書込む。比較器２８がバッファ２７内のア
ドレスフィールドをエンプティパケットコードＥＰＣ２
と比較する。比較器２８の入力端子８５のアドレスフィ
ールドが入力端子８６のエンプティパケットコードＥＰ
Ｃ２に等しく、且つ待ち行列１２がパケットを含んでい
る場合にはＡＮＤゲート２９の出力信号が待ち行列メモ
ｌ用２の読出エネーブル入力端子９２を駆動して待ち行
列メモリ１２内の次のパケットを読出す。ＡＮＤゲート
２９の出力信号はフリップ７０ツブ３０のセット入力端
子９３にも供給されるため、この出力信号がフリップフ
ロップ３０の出力端子９４に継続される。この継続出力
信号がＡＮＤゲート３１０入力端子９５に供給され、且
つパケット同期パルスがＡＮＤゲート３１の入力端子９
６に供給されるため、直列／並列レジスタ２５の書込エ
ネーブル入力端子７５が駆動される。フリップフロップ
３０のリセット入力端子９７に接続された遅延ゲート３
３は約半クロツクパルス周期に相当する遅延時間を有す
るこの遅延によりフリップフロップ３０の出力端子９４
の継続出力信号が、直列／並列レジスタ２５の書込エネ
ーブル入力端子７５がＡＮＤゲート３１０入力端子のこ
の継続出力信号とパケット同期パルスとにより駆動され
る前に変化してしまうことが避けられる。直列／並列レ
ジスタ２５内のパケットビット位置が並列データ入力端
子におけるパケットビット位置と一致する瞬時に、待ち
行列メモリ１２の出力端子８１のパケットが直列／並列
レジスタ２５内に並列に書込まれる。これによりバス１
４上のパケットをバス１７に送ることが達成され、接続
スイッチの接続機能が実現される。
第１図はバーチャルサーキットで動作するパケット交換
網を示す線図、 第２図は本発明による接続スイッチを具えた交換モジュ
ールを示す線図、 第３図は本発明による接続スイ の回路図である。 １．２・・・端末局 ３−１〜３−ｎ・・・接
続点４・・・中央制御ユニット５−１〜５−ｎ−１・・
・ＶＣＩ 値１−１．２−２・・・接続スイッチ １４．１５・・・第１バス ４．２４・・・バッファ ６・・・バッファ ８・・・マルチプレクサ １０・・・比較器 １８・・・挿入回路 ２０・・・書込回路 ２６・・・カウンタ ２８・・・比較器 ッチの一実施例 １６、１７・・・第２バス ５・・・レジスタ ７．３２・・・遅延素子 ９・・・変換メモリ １２・・・待ち行列メモリ １９・・・検出回路 ２５・・・直列／並列レジスタ ２７・・・バッファ
網を示す線図、 第２図は本発明による接続スイッチを具えた交換モジュ
ールを示す線図、 第３図は本発明による接続スイ の回路図である。 １．２・・・端末局 ３−１〜３−ｎ・・・接
続点４・・・中央制御ユニット５−１〜５−ｎ−１・・
・ＶＣＩ 値１−１．２−２・・・接続スイッチ １４．１５・・・第１バス ４．２４・・・バッファ ６・・・バッファ ８・・・マルチプレクサ １０・・・比較器 １８・・・挿入回路 ２０・・・書込回路 ２６・・・カウンタ ２８・・・比較器 ッチの一実施例 １６、１７・・・第２バス ５・・・レジスタ ７．３２・・・遅延素子 ９・・・変換メモリ １２・・・待ち行列メモリ １９・・・検出回路 ２５・・・直列／並列レジスタ ２７・・・バッファ
Claims (1)
- 【特許請求の範囲】 １、第１バスを第２バスに接続してアドレスフィールド
とデータフィールドとを有するパケットディジタル情報
を伝送する少くとも１個の接続スイッチを具える交換モ
ジュールにおいて、前記接続スイッチは 外部中央制御ユニットからの情報ワードを受信するデー
タ入力端子と、前記パケットのアドレスフィールドが供
給されるアドレス入力端子と、データ出力端子とを有す
る変換メモリと、 前記変換メモリのデータ出力端子に接続された入力端子
を有し、このデータ出力端子から生ずる情報ワードを予
め定められた情報ワードと比較する比較器と、 前記パケットのデータフィールドが供給される第１デー
タ入力端子と、前記変換メモリのデータ出力端子に接続
された第２データ入力端子と、前記比較器の出力端子に
接続された書込エネーブル入力端子とを有する待ち行列
メモリと、 前記第２バス上の使用可能パケットスペースを検出する
検出回路と、この検出回路により制御され前記待ち行列
メモリ１のデータ出力端子から生ずるパケットを前記使
用可能パケットスペース内に書込む書込回路とを具えた
、前記第２バス内に挿入された挿入回路と、を具えてい
ることを特徴とする交換モジュール。 ２、前記挿入回路は 前記第２バスの入力側に接続された直列データ入力端子
と、第２データバスの出力側に接続された直列データ出
力端子と、並列データ入出力端子と、並列データ出力端
子とを有する、前記第２バスと直列に接続されたパケッ
ト情報用直列／並列レジスタと、 前記第２バスに接続され該バスからクロックパルスを受
信する入力端子と、前記第２バスに接続され該バスから
パケット同期パルスを受信するリセット入力端子と、出
力端子とを有するアドレス長カウンタと、 前記アドレス長カウンタの出力端子に接続された書込エ
ネーブル入力端子と、前記直列／並列レジスタの並列デ
ータ出力端子に接続されたデータ入力端子と、データ出
力端子とを有するバッファと、 前記バッファのデータ出力端子に接続された入力端子を
有し、このデータ出力端子から生ずる情報ワードを所定
の情報ワードと比較する第２の比較器と、 前記第２の比較器の出力信号に応じて、前記待ち行列メ
モリの出力端子のパケットを前記直列／並列レジスタの
並列データ入力端子に供給せしめるゲート手段と、 を具えていることを特徴とする請求項１記載の交換モジ
ュール。 ３、前記接続スイッチは第１及び第２バスの各々を直列
に接続する第２及び第３のバッファを具え、第２及び第
３のバッファは第１及び第２バスのそれぞれのクロック
チャネルに接続されたクロック入力端子と、遅延素子を
経て該クロック入力端子に接続されたリセット入力端子
とを有していることを特徴とする請求項１又は２記載の
交換モジュール。 ４、前記接続スイッチは、 第１バスに結合された第１データ入力端子と、中央制御
ユニットに接続された第２データ入力端子と、前記変換
メモリのアドレス入力端子に接続されたデータ出力端子
と、中央制御ユニットに接続された選択入力端子とを有
し、前記第１データ入力端子又は前記第２データ入力端
子を前記変換メモリのアドレス入力端子に選択的に接続
せしめるマルチプレクサを具えていることを特徴とする
請求項１、２又は３記載の交換モジュール。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8801120 | 1988-04-29 | ||
| NL8801120A NL8801120A (nl) | 1988-04-29 | 1988-04-29 | Kruispuntschakelaar voor het doorschakelen van pakketten. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0217743A true JPH0217743A (ja) | 1990-01-22 |
| JP2711134B2 JP2711134B2 (ja) | 1998-02-10 |
Family
ID=19852226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10477389A Expired - Fee Related JP2711134B2 (ja) | 1988-04-29 | 1989-04-26 | 交換モジュール |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4937814A (ja) |
| EP (1) | EP0339735B1 (ja) |
| JP (1) | JP2711134B2 (ja) |
| CA (1) | CA1322614C (ja) |
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