JPH02177456A - ゲートアレイの基本セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、論理ゲートを自由に組合せて独自のランダム
ゲート回路を構成するためのゲートアレイの基本セルに
関するものである。

（従来の技術） 従来、このような分野の技術としては、特開昭６０−４
７４４１号公報（以下、文献１という）、及び特開昭６
０−６５５４６号公報（以下、文献２という）に記載さ
れるものがあった。

第２図は、前記文献１に記載された従来のゲートアレイ
の概略パターン図である。

このゲートアレイは、マスタチップ１の周辺部に、パッ
ド２の領域と入／出力用セル３のためのバルクパターン
の領域とが形成され、その内側に、基本セルを横方向（
Ｘ方向）に連ねて形成した基本セル列４−１．４−２．
・・・、４−ｎが所定の間隔（配線領域）をおいて縦方
向（Ｙ方向）に配列されている。

第３図は第２図中の基本セルのパターン図、及び第４図
は第３図の等価回路図である。

この基本セルは、２ペア・オブ・トランジスタ（２−ｐ
ａｉｒ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒｓ　）構成と呼ば
れるもので、２対のＰチャネル型ＭＯＳトランジスタ（
以下、ＰＭＯ３という）１１−１．１１−２及びＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという＞１
２−１．１２−２を有し、その各ＰＩＶＩＯ８ＩＩ−１
，１１−２とＮＭＯＳ１２−１゜１２−２とが、ポリシ
リコン（多結晶シリコン）からなるゲート電極１３−１
．１３−２でそれぞれ共通接続されている。ＰＩＶＩＯ
８ＩＩ−１と１１−２のデイメンジョン（チャネル長を
し、チャネル幅をＷとしたときＷ／Ｌで示され、トラン
ジスタのゲインの指標とされる値）は等しく、またＮＭ
ＯＳ１２−１と１２−２のデイメンジョンも等しい。Ｐ
ＭＯ８１１−１および１１−２のソース領域あるいはド
レイン領域を構成するＰ型不純物拡散領域１４は、その
両ＰＭＯ３ＩＩ−１と１１−２で共用されている。同様
に、ＮＭＯＳ１２−１および１２−２のソース領域ある
いはドレイン領域を構成するＮ型不純物拡散領域１５は
、その両ＮＭＯ８１２−１と１２−２で共用されている
。

なお、拡散領域１４．１５の外側には、Ｎ型基板コンタ
クトパターン１６とＰ型基板コンタクトパターン１７が
それぞれ形成されている。

この種の基本セルは、次のような手順で配線され、ユー
ザ（使用者）固有の例えば大規模集積回路（ＬＳＩ）が
実現される。

即ち、所要側の基本セルを用いてＮＡＮＤゲートやフリ
ップフロップ回路（以下、ＦＦ回路という）等の基本的
な回路（以下、機ＩＪヒブロックという）が構成される
。次に、ユーザの設計に従い、コンピュータを駆使した
論理シミュレーション手法等を用いた自動配置配線シス
テムによって、各機能ブロックのチップにおける配置と
、各機能ブロック間の配線が計算され決定される。

ところが、このような構成の基本セルには、次のような
欠点がある。

（ａ）　２個のＰＭＯ８ＩＩ−１，１１−２と２個のＮ
ＩＶＩＯ８１２−１，１２−２がそれぞれ互いに拡散領
域を共用していること等のため、並列接続されたＰＭＯ
８及びＮＭＯＳからなる単独の、つまり１個のトランス
ファゲートを構成しにくい。

そのため、ＲＡＭ　（ランダム・アクセス・メモリ）を
構成する場合、多数の基本セルが必要になったり（第３
図の例では、１ビツトに対して４個の基本セルが必要）
、あるいは使用される基本セルにおいて未接続の無駄な
いわゆる遊休トランジスタが生じる。従ってＲＡＭ１’
９成等の集積度が著しく低い。

（ｂ）　　一般に高速なランダムロジックを得るために
、トランジスタのデイメンジョンを大きくすることが行
われるが、機能ブロック内部の小さな負荷容量等を駆動
するトランジスタについては、小さなデイメンジョンで
もよい。しかし、第３図の基本セルでは、ＰＭＯ８ＩＩ
−１と１１−２、ＮＭＯＳ１２−１と１２−２の各デイ
メンジョンが均一であるため、回路の一部のトランジス
タは過剰なデイメンジョンを有することとなる。そのた
め、高速化を図ろうとすると、ランダムロジックにおい
ても充分な集積度を得られない。

このような欠点を除去するため、前記文献１の技術では
、基本セルのパターン図である第５図、及びその等価回
路図である第６図に示すように、デイメンジョンの大き
なトランジスタ（以下、大トランジスタという）と、デ
イメンジョンの小さなトランジスタ（以下、小トランジ
スタという）とで、基本セルを構成している。

即ち、この基本セルは、第１のＰＭＯ８領域２１Ａ及び
その外側の第２のＰＭＯ３領域２１Ｂと、第１のＮＭＯ
Ｓ領域２２Ａ及びその外側の第２のＮＭＯＳ領域２２Ａ
とを有している。第１のＰＭＯ３領域２ＬＡには大トラ
ンジスタからなる２個（７）ＰＭＯ３２１−ＬＬ、２ｌ
−２Ｌ、第２のＰＭＯ８領域２１Ｂには小トランジスタ
からなる２個のＰＭＯＳ２１−３３．２１−４３、第１
のＮＭＯ８領域２２Ａには大トランジスタからなる２個
のＮＭＯ８２２−ＬＬ、２２−２Ｌ、第２のＮＭＯ８領
域２２Ｂには小トランジスタからなる２個のＮＭＯ８２
２−３８，２２−４８がそれぞれ形成されている。ＰＭ
Ｏ８２１−ＬＬ、２ｌ−２Ｌは、独立したＰ型不純物拡
散領域２３−１゜２３−２、ポリシリコンからなるゲー
ト電極２４−１．２４−２、及びＮ型基板コンタクト領
域２５より、それぞれ構成されている。ＰＭＯ８２１−
３８，２１−４８は、共用のＰ型不純物拡散領域２３−
３、ゲート電極２４−３．２４−４、及びＮ型基板コン
タクト領域２５より、それぞれ構成されティる。ＮＭＯ
３２２−ＩＬ、２２−２Ｌは、独立したＮ型不純物拡散
領域２６−１゜２６−２、ゲート電極２７−１．２７−
２、及びＰ型基板コンタクト領域２８よりそれぞれ構成
され、さらにＮＭＯ８２２−３３，２２−４８は、共用
のＮ型不純物拡散領域２６−３、ゲート電極２７−３．
２７−４、及びＰ型基板コンタクト領域２８よりそれぞ
れ構成されている。

以上のような基本セルを用いてランダムロジック、例え
ば２人力ＮＡＮＤゲートを構成する場合は、第５図に示
すように、大トランジスタからなる４個のＰＭＯ８２１
−ＬＬ、２ｌ−２Ｌ及びＮＭＯ８２２−ＬＬ、２２−２
Ｌを用いる。コンタクト領域２５とｐＨ／ｌ０３２１−
ＬＬ、２ｌ−２Ｌの拡散領域２３−１．２３−２は、電
源電位Ｖｃｃ線に、コンタクト領域２８とＮＭＯＳ　２
２−２Ｌの拡散領域２６−２は、接地電位Ｖｓｓ線に、
ゲート電極２３−１．２７−１は入力信号■Ｎ１に、ゲ
ート電極２４−２．２７−２は入力信号ＩＮ２に、拡散
領域２３−１．２３−２．２６−１は出力信号ＯＵＴに
それぞれ接続される。小トランジスタの第２のＰＭＯ８
領域２１Ｂ及びＮＭＯ３領域２２Ｂは、配線領域に用い
られる。なお、白丸で示すＮＡは第１層目のＡρ配線と
半導体基板とのコンタクト部分である。

また、第５図の基本セルを用いたＲＡＭセルは、例えば
第７図及び第８図のように構成される。

第７図はＲＡＭセルのパターン図である。第７図におい
て、実線で示すＬＡは第１層目のＡｐ配線、破線で示す
ＬＢは第２層目のＡｊ配線、白丸で示すＮＡは第１層目
のＡ１配線ＬＡと半導体基板とのコンタクト部分、二重
丸で示すＮＢは第１層目のＡｆＩ配線ＬＡと第２層目の
Ａ、ｌ！配線ＬＢとのコンタクト部分、Ｄｉは入力デー
タ信号、Ｑｉは反転入力データ信号、Ｑｏは反転出力デ
ータ信号、ＷＲＤは読出しワード線、ＷＷは書込みワー
ド線、２ｌ−ＩＬｌ、２ｌ−２Ｌ１．２ｌ−３ＳＬ、２
１−４８１は他の基本セル列に層している基本セルにお
ける第１．第２のＰＭＯ８領域２ＬＡ−１，２１Ｂ−１
のＰＭＯ８である。

第８図は第７図の等価回路図であり、インバータ２３．
２４がＰＭＯ３２１−３３１，２ｌ−４Ｓ１及びＮＭＯ
８２２−３８，２２−４８で構成されている。

このＲＡＭセルは、相隣り合う基本セルの半分宛ずつを
用いて構成さている。そして大トランジスタである各Ｎ
ＭＯ３２２−ＩＬ、２２−２１及びＰＭＯ８２１−ＩＬ
Ｉ、２ｌ−２ＬＬが互いに拡散領域を共用しないパター
ンであるため、単独のトランスファゲートやタロックド
インバータを構成しやすい。さらに、小トランジスタで
あるＮｒｖｒｏｓ２２−３ｇ、２２−４８及びＰＭＯ３
２１−３８１，２１−４３１を用いてデータ保持用のイ
ンバータ２３．２４を構成することにより、遊休トラン
ジスタを生じず、実質的に基本セル１個分の面積で１ビ
ット分のスタティックＲＡＭセルを実現できる。従って
ＲＡＭ構成時の集積度が大きく改善される。

（発明が解決しようとする課題） しかしながら、上記構成の基本セルでは、それを用いて
ランダムロジックやＲＡＭを構成した場合、以下の理由
により、技術的に満足できるものが得られなかった。

（ｉ＞　　従来の基本セルでは、小トランジスタをラン
ダムロジックで利用し難く、ランダム口ジッり構成時の
集積度については未だ解決に至っていない。

例えば、第５図の基本セルを用いて大／小トランジスタ
を混在したランダムロジックの構能ブロックを構成しよ
うとすると、対応する小トランジスタのＰＭＯ８２１−
３８，２１−４８及びＮＭＯ８２２−３８，２２−４８
のゲートやドレインを、大トランジスタのＰＭＯ８２１
−ＩＬ、２１２Ｌ及びＮＭＯ３２２−ＩＬ、２２−２Ｌ
をまたいで接続しなければならず、大トランジスタ上を
走る電源電位Ｖｃｃ線及び接地電位Ｖｓｓ線と交差する
ことになる。そのため、機能ブロックの配線において、
第１層金属配線に加えて第２層金属配線をも多用しなけ
ればならず、自動配置配線システムによる大域的配線（
各機能ブロック間の配線）を著しく妨げる。また、この
ような機能ブロックを、相隣り合う基本セルの一方の小
トランジスタまでを使用して構成することも可能である
が、こうした場合にも、小トランジスタが使用された基
本セルに対しては、大トランジスタのみを用いた機能ブ
ロックしか配置できなくなる等、自動配置配線システム
の負担が大きくなる。さらに、いずれの場合にも、大ト
ランジスタ上を走る電源電位Ｖｃｃ線及び接地電位Ｖｓ
ｓ線から小トランジスタへ、電源供給のための引出し線
を必要とし、配線はさらに困難となる。

（ｉｉ）　　従来の基本セルにおいては、もっばら大ト
ランジスタの方でトランスファゲートを構成するため、
高速なＲＡＭが得にくいという問題も存在する。

例えば、第８図のＲＡＭにおいては、読出しビット線に
接続されるトランスファゲート用のＮＭＯ８２２−Ｌに
大トランジスタを割り当てているが、このような回路で
はトランスファゲート用ＮＭＯ８２２−Ｌのディメンシ
ョンを大きくしても、同時に反転出力データ信号Ｔ５０
用のビット線やワード線ＷＲＤの容量も大きくなるため
、高速化は図れない。より好ましくは、トランスファゲ
ート用ＮＭＯ３２２−ＩＬを小トランジスタとし、この
小トランジスタを大トランジスタで駆動すべきであるが
、第５図の基本セルではそうした構成が困難である。

（ｉｉｉ　）　　前記（ｉ）における小トランジスタを
ランダムロジックで利用し難いという点について、前記
文献２では次のような解決手段を施している。

第９図は前記文献２に記載された基本セルのパターン図
、第１０図はその等価回路図である。

前記文献２の技術では、大トランジスタからなる２ペア
・オブ・トランジスタ構成の第１の基本セル３０と、そ
れと平行に配置された小トランジスタからなる２ペア・
オブ・トランジスタ構成の第２の基本セル４０とで、ゲ
ートアレイを構成するようになっている。第１の基本セ
ル３０は、ＰＭＯ８３１−１，３１−２及びＮＭＯ８３
２−１，３２−２で構成され、それらがゲート電極３３
．３４及びソース・ドレイン領域３５．３６で形成され
ている。第２の基本セル４０は、ＰＭＯ８４１−１，４
１−２及びＮＭＯ８４２−１゜４２−２で構成され、そ
れらがゲート電極４３４４及びソース・ドレイン領域４
５．４６で形成されている。第２の基本セル４０の両端
には、未使用領域４７．４８が存在している。

文献２には、電源電位Ｖｃｃ線及び接地電位Ｖｓｓ線の
記載はないが、それがゲート電極３３゜３４と垂直に大
トランジスタの中央を走ると仮定すると、小トランジス
タは突貫的に電源電位Ｖｃｃ線と接地電位Ｖｓｓ線との
間に入ると考えられる。従って、大小のトランジスタを
組合せてランダムロジックを構成しても、配線はあまり
混まないと予想できる。

ところが、このような構成では、第２の基本セル４０の
外側に無駄な未使用領域４７．４８が残ってしまい、面
積的に不利で、あまり実用的ではない。また、前記文献
１の説明で明らかなように、こうした構成ではＲＡＭセ
ルを効率的に、遊休トランジスタを生じることなく構成
することはできない。

本発明は前記従来技術が持っていた課題として、少ない
個数の基本セルで、遊休トランジスタを生じることなく
、高速なＲＡＭセルを構成することが困難である点と、
集積度の低下なく、高速なランダムロジックが大域的配
線を妨げることなく構成することが困難である点とにつ
いて解決したゲートアレイの基本セルを提供するもので
ある。

（課題を解決するための手段） 前記課題を解決するために、Ｐウェル電極やＮウェル電
極のための拡散領域を設けるのに必要なトランジスタ間
の余裕と、他のトランジスタの拡散領域と共用しない単
独のトランジスタの横幅（ゲートと垂直方向の長さ）が
ほぼ等しいことに着目し、請求項１の発明では、基本セ
ルを少なくとも、複数対の第１のＰＭＯ３及び第１のＮ
ＭＯ８と、１対の第２のＰＭＯ８及び第２のＮＭＯ３と
で、構成している。ここで、第２のＰＭＯ８及び第２の
ＮＭＯ８は、他の第１のＰＭＯ８及び第１のＮＭＯ８と
拡散領域を共用しないパターンにしている。

請求項２の発明では、第１のＰＭＯ８及び第１のＮＭＯ
８を、第１のＰＭＯ３及び第１のＮＭＯ８と横並びに、
かつ電源電位線及び接地電位線の実質的に内側に配置し
ている。

請求項３の発明では、Ｐ／Ｎウェル電極用の拡散領域を
、第２のＰＭＯ３及び第２のＮＭＯ８の外側で、かつそ
の第２のＰＭＯ８及び第２のＮＭＯ８とほぼ一列となる
ように配置している。

（作用） 請求項１〜３の発明によれば、以上のように基本セルを
構成したので、ランダムロジック及びＲＡＭのいずれを
構成する場合でも、第２のＰＭＯ８及び第２のＮＭＯ８
の配線の大半を電源電位線及び接地電位線の内側で行え
ることがら、大域的配線を妨げることなく、集積度の高
い構成が可能となる。また、第１のＰＭＯ８と第１のＮ
ＭＯ８との間に、第２のＰＭＯ３及び第２のＮＭＯ８と
Ｐ／Ｎウェル電極用の拡散領域とがすき間なく敷き詰め
られた配置となるので、従来の第９図のような無駄な領
域が残ることがなく、集積度の向上が図れる。従って、
前記課題を解決できるのである。

（実施例） 第１図（ａ＞、（ｂ）は本発明の実施例を示すもので、
同図（ａ）は基本セルのパターン図、及び同図（ｂ）は
その等価回路図である。

この基本セル５０は、Ｎ型半導体基板に形成された大ト
ランジスタからなる２個のＰＭＯ３５１゜５２及び小ト
ランジスタからなる１個のＰＭＯ３５３と、前記半導体
基板内のＰウェル領域６ｏに形成された大トランジスタ
からなる２個のＮＭＯ３６１，６２及び小トランジスタ
からなる１個のＮＭＯ８６３とで、構成されている。

２個（７）ＰＭＯ８５１，５２は、縦方向（Ｙ方向）に
平行に延びるポリシリコン等からなるゲート電極５４．
５５と、その下に位置するソース・ドレインのＰ　型拡
散領域５７とで、形成されている。

ＰＭＯ８５１と５２のソースあるいはトレインは、相互
に共用され、電気的に接続されている。ゲート電極５４
．５５とほぼ直交する横方向（Ｘ方向）には、第１層金
属配線による電源電位Ｖｃｃ線が形成されている。ＰＭ
Ｏ３５３は、電源電位Ｖｃｃ線の実質的に内側（即ち、
Ｙ方向の下側）で、かつＰＭＯ８５１，５２の近傍に横
並びに配置形成されており、Ｙ方向に延びるゲート電極
５６と、その下に位置するソース・ドレインのＰ　型拡
散領域５８とで、構成されている。このＰＭＯ８５３は
、他（７）ＰＭＯ８５１，５２と離れて独立して形成さ
れている。ＰＭＯ８５３のＹ方向の外側（即ち、Ｙ方向
の上側）には、それとほぼ同一線上にＮウェル電極用の
Ｎ＋型拡散領域５９が形成されている。

ＮＭＯ８６１，６２，６３は、ＰＭＯ８５１゜５２．５
３に対してＹ方向に対向配置され、そのうち、大トラン
ジスタのＮＭＯ８６１，６２は、Ｙ方向に平行に延びる
ゲート電極６４゜６５と、その下に位置するソース・ド
レインのＮ　型拡散領域６７とで、形成されている。

ＮＭＯ８６１と６２のソースあるいはトレインは、相互
に共用され、電気的に接続されている。ゲート電極６４
．６５とほぼ直交するＸ方向には、第１層金属配線によ
る接地電位Ｖｓｓ線が形成されている。ＮＭＯ８６３は
、接地電位Ｖｓｓ線の実質的に内側（即ち、Ｙ方向の上
側）で、かつＮＭＯ３６１，６２の近傍に横並びに配置
形成されており、Ｙ方向に延びるゲート電極６６と、そ
の下に位置するソース・ドレインのＮ　型拡散領域６８
とで、構成されている。このＮＭＯ８６３は、他のＮＭ
Ｏ８６１゜６２と離れて独立して形成されている。ＮＭ
Ｏ３６３のＹ方向の外側（即ち、Ｙ方向の下側）には、
それとほぼ同一線上にＰウェル電極用のＰ　型拡散領域
６９が形成されている。

本実施例の基本セル５０では、次のような利点を有して
いる。

（ａ）　　小トランジスタからなるＰＭＯ８５３及びＮ
ＭＯ８６３は、そのゲート電極５６．６６及び拡散領域
５８．６８が独立していて他のトランジスタと共通接続
あるいは共用しない構成であるため、このＰＭＯ８５３
及びＮＭＯ３６３を使用して容易にトランスファゲート
を構成できる。

（ｂ）　　小トランジスタからなるＰＭＯ８５３及びＮ
ＭＯ８６３は、電源電位Ｖｃｃ線と接地電位Ｖｓｓ線と
の間に設け、その外側においてほぼ一列に、Ｎウェル電
極用のＮ　型拡散領域５９とＰウェル電極用のＰ　型拡
散領域６９とを設けたので、第３図に示す従来の２ペア
・オブ・トランジスタ構成の基本セルに対して面積の増
分を小さくできる。即ち、設計ルールによっても異なる
が、本願発明者等の設計においては、従来に比べて８％
の増加となり、一方トランジスタ数は従来のものの１．
５倍であるから、基本セルのトランジスタが全て使用さ
れる場合、約１．４倍の集積度が得られることになる。

次に、上記実施例の基本セル５０を用いたランダムロジ
ックの構成例を第１１図〜第１３図に示す。

第１１図はランダムロジックに使用される機能ブロック
のパターン図、第１２図はその等価回路図、及び第１３
図はその論理回路図である。

第１１図に示すように、複数の第１層金属配線７０を形
成し、その第１層金属配線７０により、図中の丸印で示
されるコンタクト７１を介して各トランジスタを接続す
ることにより、ＰＭＯ８５３及びＮＭＯ３６３からなる
インバータ７２と、ＰＭＯ８５１，５２及びＮＭＯ８６
１，６２からなる２人力ＮＡＮＤゲート７３とが、構成
されている。なお、第１１図において、丸印のコンタク
ト７１と、電源電位Ｖｃｃ線及び接地電位Ｖｓｓ線を示
す長方形の辺とが接続されているのは、電源電位Ｖｃｃ
線及び接地電位Ｖｓｓ線のパターンの直下にコンタクト
７１を設けて、電源電位Ｖｃｃ線もしくは接地電位Ｖｓ
ｓ線とトランジスタ等とを直接接続することを示してい
る。この回路は、第１２図及び第１３図に示すように、
入力信号Ｉ２をインバータ７２で反転し、その反転信号
と入力信号１１との否定論理積がＮＡＮＤゲート７３で
求められ、その出力信号Ｏが該ＮＡＮＤゲニト７３から
出力される構成になっている。

この回路では、小トランジスタからなるＰＭＯ８５３，
６３とＰ／Ｎウェル電極用の拡散領域５９．６９との間
に、電源電位Ｖｃｃ線及び接地電位Ｖｓｓ線が走る配置
とした。つまり、電源電位Ｖｃｃ線及び接地電位Ｖｓｓ
線のパターンが、ＰＭＯ８５３，６３（７）拡散領域５
８．６８の端辺と、Ｐ／Ｎウェル電極用の拡散領域５９
．６９の端辺との両方に重なる配置にした。そのため、
従来のように小トランジスタに電源を供給するための引
出し線を設ける必要がなくなり、配線が容易になる。ま
た、ＰＭＯ８５Ｂ及びＮＭＯ８６３を電源電位Ｖｃｃ線
及び接地電位Ｖｓｓ線の内側に配置したので、大小のト
ランジスタを混在して回路を構成しても、その配線の大
半を電源電位Ｖｃｃ線及び接地電位Ｖｓｓ線の内側で行
える。

そのため、大域的配線を著しく妨げるようなことはない
。

一方、集積度についてみると、第３図に示す従来の２ペ
ア・オブ・トランジスタ構成の基本セルでは、第１２図
の回路を構成するために２個の基本セルを必要とし、そ
の上、２＠の遊休トランジスタを生じるのに対して、本
実施例では基本セル１個のみを用いて構成でき、集積度
も２倍となる。

その上、出力段を大トランジスタのＰＭＯ３５２及びＮ
ＭＯ８６１，６２で構成することにより、高速化も達成
できる。従って、本実施例では集積度の低下なく、高速
度のランダムロジックを構成できる。

次に、第１図の基本セルを用いたＲＡＭセルの構成例を
第１４図〜第１６図に示す。

第１４図はＲＡＭセルのパターン図、第１５図はその等
価回路図、及び第１６図はその論理回路図である。

第１４図に示すように、このＲＡＭセルは第１図の基本
セル５０を２個（５０−１，５０−２＞を用いて１ビツ
トのセルが構成されている。２個の基本セル５０−１．
５０−２は、第１図の基本セル５０と同様に、ＰＭＯ８
５１−１〜５３−１゜５１−２〜５３−２及びＮＭＯ３
６１−１〜６３−１．６１−２〜６３−２でそれぞれ構
成されている。実線で示された書込みアドレス線φｗａ
’■、８及び読出しアドレス線φｒａ’　”ｒａは第１
層金属配線で形成され、破線で示された書込みビット線
ＷＤ及び読出しビット線ＲＤは第２層金属配線で形成さ
れ、それらの配線が丸印で示されたコンタクト７１、あ
るいは二重丸印で示されたスルーホール７４を介して各
トランジスタに接続されている。電源電位Ｖｃｃ線及び
接地電位Ｖｓｓ線のパターンとコンタクト７１との接続
の表示は、第１１図と同一である。なお、第１４図にお
いて、一部の配線がコンタクト７１やゲート電極を避け
て描かれているのは、図面を見やすくするためである。

第１５図及び第１６図に示すように、このＲＡＭセルは
、小トランジスタのＰＭＯ８５３−１及びＮＭＯ８６３
−１からなるトランスファゲート８０と、大トランジス
タのＰＭＯ８５２−２及びＮＭＯ３６２−２からなるイ
ンバータ８１と、第トランジスタのＰＭＯ３５１−１，
５２−１及びＮＭＯ８６１−１，６２−１からなるクロ
ックドインバータ８２と、大トランジスタのＰＭＯ８５
１−２，ＮＭＯ８６１−２及び小トランジスタ（７）Ｐ
ＭＯ８５３−２，ＮＭＯ３６３−２からなるクロックド
インバータ８３とで、構成されている。図から明らかな
ように、各基本セル５０−１゜５０−２とも遊休トラン
ジスタは生じず、効率的にＲＡＭセルを構成できる。

本実施例のＲＡＭセルの利点を、従来の第７図及び第８
図のＲＡＭセルと比較しつつ以下説明する。

０回路上の利点 本実施例の基本セル５０　（５０−１，５０−２＞では
、小トランジスタのＰＭＯ８５３−１及びＮＭＯ８６３
−１でトランスファゲート８０の構成しやすいパターン
とした。そのため、第１４図〜第１６図に示すように、
読出しビット線ＲＤを駆動するクロックドインバータ８
３において、特にビット線πｎと接続されるトランジス
タに小トランジスタのＰＭＯ８５３−２及びＮＭＯ３６
３−２を用いて、これらの小トランジスタを大トランジ
スタのＰＭＯ３５１−２及びＮＭＯ８６１−２で駆動す
る構成を容易に実現できる。従って、回路にもよるが、
２０％程度、読出し速度の高速化が図れる。また、書込
みビット線ＷＤに接続されるトランスファゲート８０も
、小トランジスタのＰＭＯ８５３−１及びＮＭＯ３６Ｂ
−１で構成できるので、書込みアドレス線φｗａ’　”
ｗａの容量を小さくして高速な書込みが可能となる。

■配置配線上の利点 配置配線については、従来のもののようにランダムロジ
ック構成時と配置の単位が基本セルの半分宛ずれるとい
うことがなく、単に複数の基本セルからなる機能ブロッ
クとして扱えるので、自動配置配線システムの負担が小
さい。また、配線については、従来と比べて第２層金属
配線が多いが、基本セル１個当たりで考えると大差ない
。一方、第１４図のＸ方向の大域的配線については、従
来のものは小トランジスタ間では全く不可能であり、大
トランジスタ間についてはランダムロジック構成時に使
用できないことから、大きな配線領域を確保すると無駄
どなる。これに対して本実施例では、Ｘ方向の大域的配
線に使用される領域はＲＡＭ及びランダムロジックのい
ずれにおいても基本セル５０−１．５０−２の外側とな
るので、自動配置配線システムの能力と、チップのゲー
ト数に対応して必要な分、配線領域を確保すればよく、
構成回路によって大きな無駄が生じるということがない
。

■集積度上の利点 従来では、１ビツトのＲＡＭセルを基本セル１個で構成
できたが、本実施例のものでは２個必要となる。ところ
が、基本セルそのものの面積が次のように大きく異なる
ので、集積度に大きな差は生じない。

即ち、従来では、大トランジスタの両側に合計４個の小
トランジスタが設けられているので、第１４図における
Ｙ方向の長さが本実施例のものよりはるかに大きい。例
えば、デザインルールによっても異なるが、本願発明者
等の検討では１．７倍程度となった。一方、Ｘ方向の長
さについては、前述のごとく本実施例の基本セル５０−
１．５０−２は従来の２ペア・オブ・トランジスタ構成
のものと大差なく、また従来においては２個の大トラン
ジスタを、拡散領域を共用しないパターンとしているこ
とから、むしろやや大きめとなる。従って、本実施例に
おける１ビツトのＲＡＭセルの占有面積は、従来のもの
より多少（約２０％程度）大きくなる程度である。なお
、２ペア・オブ・トランジスタ構成のものと比べると、
その占有面積は１／２と集積度は充分向上している。

■前記■〜■のまとめ 本実施例においては、ＲＡＭｔｊＲ成時、従来の２ペア
・オブ・トランジスタ構成のものと比べ、集積度が大幅
に向上している。また、従来の第７図のものと比べて、
集積度の点でやや劣るものの、動作速度及び自動配置配
線システムにかかる負担という点について優れている。

なお、第１図の基本セル５０は、そのパターンを他のも
のに変形したり、あるいは図示以外の構成のランダムロ
ジックやＲＡＭ等、種々の回路に適用が可能である。

（発明の効果） 以上詳細に説明したように、請求項１の発明では、基本
セルを少なくとも、複数対の第１のＰＭＱＳ及び第１の
ＮＭＯ８と、１対の第２のＰＭＱＳ及び第２のＮ　Ｍ　
ＯＳとで構成したので、少ない個数の基本セルで、遊休
トランジスタを生じることなく、高速動作のＲＡＭセル
を構成できる。その上、集積度の低下なく、高速動作の
ランダムロジックが大域的配線を妨げることなく、簡単
、的確に構成できる。

請求項２の発明では、第２のＰＭＱＳ及び第２のＮＭＯ
８を、電源電位線及び接地電位線の内側に配置したので
、大域的配線を妨げることなく、高速動作のランダムロ
ジックを従来の例えば１．４倍程度の集積度で構成でき
る。

請求項３の発明では、Ｐ／Ｎウェル電極用の拡散領域と
第２のＰＭＱＳ及び第２のＮＭＯ８とをほぼ同列に配置
したので、無駄な未使用領域が残らない。そのため、請
求項２の発明の効果に加えて、ＲＡＭ１成時においても
、従来の２ペア・オブ・トランジスタ構成のものと比べ
て大幅に集積度が向上する。なお、他の改良された基本
セルの一部には、集積度の点で２０％程度優れたものも
存在するが、高速化及び自動配置配線システムの負担の
少なさという点で、他のいずれのものよりも優れたゲー
トアレイを得ることができる。

従って、請求項１〜３の発明の基本セルによるゲートア
レイは、ランダムロジックや、高速で小規模なレジスタ
ファイル等のＲＡＭなどを含む各種制御回路に用いて、
特に有効である。

【図面の簡単な説明】

第１図（ａ＞、（ｂ）は本発明の実施例を示すもので、
第１図（ａ）は基本セルのパターン図、第１図（ｂ）は
その等価回路図、第２図は従来のゲートアレイの概略平
面図、第３図は第２図中の基本セルのパターン図、第４
図は第３図の等価回路図、第５図は従来の基本セルのパ
ターン図、第６図は第５図の等価回路図、第７図は第５
図を用いたＲＡＭセルのパターン図、第８図は第７図の
等価回路図、第９図は従来の基本セルのパターン図、第
１０図は第９図の等価回路図、第１１図は第１図を用い
たランダムロジックのパターン図、第１２図は第１１図
の等価回路図、第１３図は第１１図の論理回路図、第１
４図は第１図を用いたＲＡＩＶＩセルのパターン図、第
１５図は第１４図の等価回路図、第１６図は第１４図の
論理回路図である。 ５０．５０−１．５０−２・・・・・・基本セル、５１
゜５１−１．５１−２．５２．５２−１．５２−２・・
・・・・第１のＰＭＯ８，５３，５３−１，５３−２・
・・・・・第２のＰＭＯ８，６１，６１−１，６１−２
゜６２．６２−１．６２−２−−・−・−第１のＮＭｏ
５．６３．６３−１．６３−２・・・・・・第２のＮＭ
ｏ３．５４．５５．５６．６４．６５．６６・・・・・
・ゲート電極、５７．５８，５９，６７．６８．６９・
・・・・・拡散領域。

Claims (1)

1. 【特許請求の範囲】 １、チャネル幅の大きな複数対の第１のＰチャネル型Ｍ
   ＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトラン
   ジスタと、 拡散領域が独立して形成されたチャネル幅の小さな１対
   の第２のＰチャネル型ＭＯＳトランジスタ及び第２のＮ
   チャネル型ＭＯＳトランジスタとを、 備えたことを特徴とするゲートアレイの基本セル。 ２、請求項１記載のゲートアレイの基本セルにおいて、 ほぼ平行に配設された電源電位線と接地電位線との間に
   、前記第２のＰチャネル型ＭＯＳトランジスタ及び第２
   のＮチャネル型トランジスタを前記第１のＰチャネル型
   ＭＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトラ
   ンジスタと横並びに配置したゲートアレイの基本セル。 ３、請求項２記載のゲートアレイの基本セルにおいて、 前記第２のＰチャネル型ＭＯＳトランジスタ及び第２の
   Ｎチャネル型トランジスタの外側のそれとほぼ同一線上
   に、Ｐウェル及びＮウェル電源用の拡散領域を形成した
   ゲートアレイの基本セル。