JPH02177564A - チェッカ・ボード・パターンを有するｅｐｒｏｍメモリ及びその製造方法 - Google Patents
チェッカ・ボード・パターンを有するｅｐｒｏｍメモリ及びその製造方法Info
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- JPH02177564A JPH02177564A JP1268301A JP26830189A JPH02177564A JP H02177564 A JPH02177564 A JP H02177564A JP 1268301 A JP1268301 A JP 1268301A JP 26830189 A JP26830189 A JP 26830189A JP H02177564 A JPH02177564 A JP H02177564A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の背景］
この発明は、半導体メモリに関し、特に浮遊ゲートを有
する電気的にプログラム可能な不揮発性メモリ（ＥＦＲ
ＯＭ ）及びその製造方法に関する。
する電気的にプログラム可能な不揮発性メモリ（ＥＦＲ
ＯＭ ）及びその製造方法に関する。
大規模メモリ、例えば１６メガビツトまで記憶可能なメ
モリを得るためには、各セルの大きさをできる限り小さ
くすることが必要である。
モリを得るためには、各セルの大きさをできる限り小さ
くすることが必要である。
１９８６年９月１６日に出願されたフランス特許出願第
８６／１２，９３８号は、厚い酸化物領域と、トランジ
スタのドレイン及びソースに行く多数のコンタクトとを
備え、かつ大きな表面積を有する部分を除去したいわゆ
るチェッカ・ボード・パターン構造を提案している。
８６／１２，９３８号は、厚い酸化物領域と、トランジ
スタのドレイン及びソースに行く多数のコンタクトとを
備え、かつ大きな表面積を有する部分を除去したいわゆ
るチェッカ・ボード・パターン構造を提案している。
このようなチェッカ・ボード・パターン構造は、トラン
ジスタの制御ゲートを接続する行方向に伸延するワード
・ラインのアレーと、トランジスタのドレイン又はソー
スを接続する列方向に伸延するビット・ラインのアレー
とからなる。
ジスタの制御ゲートを接続する行方向に伸延するワード
・ラインのアレーと、トランジスタのドレイン又はソー
スを接続する列方向に伸延するビット・ラインのアレー
とからなる。
第１図は、チェッカ・ボード・パターン構造の隣接メモ
リ点を示す部分断面図及び斜視図であり、前述の文献の
第４図に対応するものである。各メモリ点はトランジス
タＴによって形成されている。
リ点を示す部分断面図及び斜視図であり、前述の文献の
第４図に対応するものである。各メモリ点はトランジス
タＴによって形成されている。
各トランジスタＴはＰ型基板２におけるＮ＋型拡散によ
り形成されている２つの領域１からなる。
り形成されている２つの領域１からなる。
各領域ｌは行方向に沿って伸延し、ビット・ラインＬＢ
Ｉ％ＬＢ２ 、 ＬＢ３を形成している。
Ｉ％ＬＢ２ 、 ＬＢ３を形成している。
これらのビット・ラインはトランジスタの位置で、ソー
ス又はドレインに対応している。トランジスタの浮遊ゲ
ート３は第１ポリシリコン・レベル（ポリ−１）からな
り、多対のビット・ライン間に配列されている。
ス又はドレインに対応している。トランジスタの浮遊ゲ
ート３は第１ポリシリコン・レベル（ポリ−１）からな
り、多対のビット・ライン間に配列されている。
絶縁領域４がトランジスタＴの多対の浮遊ゲート間に配
置されている。ワード・ラインＬＭは、第２ポリシリコ
ン・レベル（ポリ−２）により形成されており、行方向
に浮遊ゲート及び絶縁領域４を覆っている。トランジス
タＴの制御ゲート５は各トランジスタＴの浮遊ゲート上
に配置されたワード・ラインＬＭの複数の部分により形
成されている。
置されている。ワード・ラインＬＭは、第２ポリシリコ
ン・レベル（ポリ−２）により形成されており、行方向
に浮遊ゲート及び絶縁領域４を覆っている。トランジス
タＴの制御ゲート５は各トランジスタＴの浮遊ゲート上
に配置されたワード・ラインＬＭの複数の部分により形
成されている。
この構造のプログラム・モードは、特殊なものであり、
前述のフランス特許出願に説明されている。これは、ソ
ース領域か又はドレイン領域とすることが可能な領域を
各隣接する同一行の２メモリ点と共有しているためであ
る。
前述のフランス特許出願に説明されている。これは、ソ
ース領域か又はドレイン領域とすることが可能な領域を
各隣接する同一行の２メモリ点と共有しているためであ
る。
（発明の概要）
この発明は、チェッカ・ボード・パターン構造を有し、
更に前述の従来構造により得られる結合係数より実質的
に高い結合係数が得られる新しい大規模集積回路メモリ
を提供するものである。
更に前述の従来構造により得られる結合係数より実質的
に高い結合係数が得られる新しい大規模集積回路メモリ
を提供するものである。
即ち、この発明は、
メモリ点が行方び列のマトリックスに従って配列された
浮遊ゲート・トランジスタにより形成されているメモリ
を提供するものであり、各浮遊ゲート・トランジスタが
第１導電形の拡散によって形成された２つの領域を有し
、前記第１導電形が行方向に伸延して第２導電形の半導
体基板内に複数のビット・ラインを形成し、前記ビット
・ラインが各トランジスタの位置でゲート領域により分
離され、絶縁層が各ビット・ラインを覆い、導電性のワ
ード・ラインが行方向に伸延して前記性の各トランジス
タの浮遊ゲートを覆っている。各トランジスタの浮遊ゲ
ートは多対の絶縁層間に伸延して部分的に覆う一導電層
の一部分により構成され、前記部分はその全ての表面が
絶縁材料により覆われる。
浮遊ゲート・トランジスタにより形成されているメモリ
を提供するものであり、各浮遊ゲート・トランジスタが
第１導電形の拡散によって形成された２つの領域を有し
、前記第１導電形が行方向に伸延して第２導電形の半導
体基板内に複数のビット・ラインを形成し、前記ビット
・ラインが各トランジスタの位置でゲート領域により分
離され、絶縁層が各ビット・ラインを覆い、導電性のワ
ード・ラインが行方向に伸延して前記性の各トランジス
タの浮遊ゲートを覆っている。各トランジスタの浮遊ゲ
ートは多対の絶縁層間に伸延して部分的に覆う一導電層
の一部分により構成され、前記部分はその全ての表面が
絶縁材料により覆われる。
また、この発明はこのようなメモリを製造する方法を提
供するものである。
供するものである。
この発明の前述及び他の目的、特徴及び効果は、付図に
示す好ましい実施例の詳細な以下の説明から明らかとな
るであろう。
示す好ましい実施例の詳細な以下の説明から明らかとな
るであろう。
−Ｍに、集積回路の表記分野では規約として種々の図面
が同−図面内、又は一つの図面から他の図面へ一定した
縮尺により描（ことはしないことに注目すべきである。
が同−図面内、又は一つの図面から他の図面へ一定した
縮尺により描（ことはしないことに注目すべきである。
特に、種々の層の厚さが図の読み易さに寄与するように
任意に描かれる。
任意に描かれる。
［実施例の詳細な説明］
第２Ａ図〜第２Ｅ図はシリコン基板１１にこの発明によ
る構造を製造する各処理段階を示す図である。
る構造を製造する各処理段階を示す図である。
第２Ａ図は、酸化物層１２を形成し、第１ポリシリコン
・レベル（ポリ−１）をエツチングして堆積し、列方向
に同一かつ等距離のストライプＢｌを形成した後の予備
的な段階での構造を示す。
・レベル（ポリ−１）をエツチングして堆積し、列方向
に同一かつ等距離のストライプＢｌを形成した後の予備
的な段階での構造を示す。
更に、第２Ａ図はビット・ラインＬＢを構成するＮＩ型
拡散領域を形成した後の構造を示す。これらの領域は第
１ポリシリコン・レベルをマスクとして用いることによ
り注入されたものである。
拡散領域を形成した後の構造を示す。これらの領域は第
１ポリシリコン・レベルをマスクとして用いることによ
り注入されたものである。
第２Ｂ図は種々のポリ−１のストライプ８１間にシリコ
ン基板１１を堆積した後の中間段階での構造を示す。通
常、第１ポリシリコン・レベルと同一レベルの絶縁層１
３の上面を備えるために、平坦化処理が用いられる。こ
の絶縁層１３は、例えばＴＥＯＳソース（テトラエチル
・オルソ・シリケートの蒸着により得たシリコン酸化物
からなる。
ン基板１１を堆積した後の中間段階での構造を示す。通
常、第１ポリシリコン・レベルと同一レベルの絶縁層１
３の上面を備えるために、平坦化処理が用いられる。こ
の絶縁層１３は、例えばＴＥＯＳソース（テトラエチル
・オルソ・シリケートの蒸着により得たシリコン酸化物
からなる。
第２Ｃ図はポリ−１のストライプＢ１を除去し、ポリ−
１のスト９１フ８１位置の酸化物層１２を除去し、かつ
ポリ−１のストライプＢ１の位置にゲート酸化物層１４
を形成した後の構造を示す。
１のスト９１フ８１位置の酸化物層１２を除去し、かつ
ポリ−１のストライプＢ１の位置にゲート酸化物層１４
を形成した後の構造を示す。
更に、第２Ｃ図は第２ポリシリコン・レベル（ポリ−２
）を均一に堆積し、インターポリ−酸化物層１５を形成
した後の構造を示す。インターポリ−酸化物層１５は、
通常インターポリ−酸化物層と呼ばれ、例えばＯＮＯと
呼ばれ、シリコン酸化物、窒化シリコン及びシリコン酸
化物からなる３層を積み重ねることにより構築される。
）を均一に堆積し、インターポリ−酸化物層１５を形成
した後の構造を示す。インターポリ−酸化物層１５は、
通常インターポリ−酸化物層と呼ばれ、例えばＯＮＯと
呼ばれ、シリコン酸化物、窒化シリコン及びシリコン酸
化物からなる３層を積み重ねることにより構築される。
第２Ｄ図はインターポリ−酸化物層１５及びポリ−２の
シリコン・レベルＰ２をエツチングして各絶縁層１３の
上面１６のレベルにギャップ１７を形成する構造を示す
。
シリコン・レベルＰ２をエツチングして各絶縁層１３の
上面１６のレベルにギャップ１７を形成する構造を示す
。
更に、第２Ｄ図はポリ−２の表面横方向の領域上に角酸
化物領域と呼ばれる酸化物領域１８を形成した後の構造
を示す。
化物領域と呼ばれる酸化物領域１８を形成した後の構造
を示す。
第２Ｅ図はワード・ラインを形成する第３ポリシリコン
・レベル（ポリ−３）を堆積した後の構造を示す。第１
図の斜視図に示すように、ポリ−３の層、ＯＮＯ絶縁層
１５及びポリ−２の層をエツチングし、行に従ってポリ
−３に形成されたワード・ラインＬＭと、ポリ−２のレ
ベルＰ２に形成した浮遊ゲート１９を決定する。
・レベル（ポリ−３）を堆積した後の構造を示す。第１
図の斜視図に示すように、ポリ−３の層、ＯＮＯ絶縁層
１５及びポリ−２の層をエツチングし、行に従ってポリ
−３に形成されたワード・ラインＬＭと、ポリ−２のレ
ベルＰ２に形成した浮遊ゲート１９を決定する。
通常、最終段階（図示なし）は、内部封入の絶縁層を形
成すること、ワード・ライン及びビット・ラインとのコ
ンタクトを設けること、及び金属化処理をすることから
なる。
成すること、ワード・ライン及びビット・ラインとのコ
ンタクトを設けること、及び金属化処理をすることから
なる。
インターポリ−酸化物層１５及び酸化物領域１８は、ビ
ット・ラインから浮遊ゲート・トランジスタを絶縁する
ために用いられる。ビット・ラインはトランジスタの浮
遊ゲートの位置で制御ゲート２５に対応する。
ット・ラインから浮遊ゲート・トランジスタを絶縁する
ために用いられる。ビット・ラインはトランジスタの浮
遊ゲートの位置で制御ゲート２５に対応する。
各トランジスタの浮遊ゲート１９はこれを長さａで取り
囲む各絶縁層１３上へ伸延している。長さａは採用した
技術による最小長である。これは浮遊ゲート１９が常時
絶縁層１３上に伸延することを保証する。
囲む各絶縁層１３上へ伸延している。長さａは採用した
技術による最小長である。これは浮遊ゲート１９が常時
絶縁層１３上に伸延することを保証する。
第３図は第２Ｅ図に示す製造段階での構造における４ト
ランジスタの配置を示す平面図である。
ランジスタの配置を示す平面図である。
（しかし、ビット・ラインは浮遊ゲートを明確に表すた
めに示されていない。） 第３図にビット・ラインを覆う絶縁層１３も示す。
めに示されていない。） 第３図にビット・ラインを覆う絶縁層１３も示す。
各トランジスタＴの浮遊ゲート１９は隣接する２つの絶
縁層１３間に配列され、各絶縁層上に伸延し、これを長
さａで取り囲む各絶縁層上に伸延している。
縁層１３間に配列され、各絶縁層上に伸延し、これを長
さａで取り囲む各絶縁層上に伸延している。
ワード・ラインＬＭ （図示なし）は、浮遊ゲート１９
及び浮遊ゲート間の絶縁層１３を覆っている。
及び浮遊ゲート間の絶縁層１３を覆っている。
第４図はトランジスタＴの位置に存在する容量を示す。
電圧九をワード・ラインＬＭに印加したときは、浮遊ゲ
ート１９上に電圧ｖＦが発生する。これら２つの電圧間
の結合係数γは次式から得られる。
ート１９上に電圧ｖＦが発生する。これら２つの電圧間
の結合係数γは次式から得られる。
ＶＦ＝γｖＭ
第４図を参照すると、インターポリ−酸化物層１５のレ
ベルにワード・ラインＬＭと浮遊ゲート１９との間にコ
ンデンサＣｏｔが配列されているのが解る。
ベルにワード・ラインＬＭと浮遊ゲート１９との間にコ
ンデンサＣｏｔが配列されているのが解る。
更に、浮遊ゲート１９とシリコン基板１１との間のゲー
ト酸化物層１４のレベルにコンデンサＣ３ＣＩが配置さ
ｈる。更に、浮遊ゲートはこれを取り囲む各絶縁層１３
上に伸延するので、絶縁領域のレベルにコンデンサＣ０
１１及びコンデンサｃｏｉｎが存在し、これら２つのコ
ンデンサがそれぞれ片側の伸延に対応する。従って、結
合係数γは次式により定義される。
ト酸化物層１４のレベルにコンデンサＣ３ＣＩが配置さ
ｈる。更に、浮遊ゲートはこれを取り囲む各絶縁層１３
上に伸延するので、絶縁領域のレベルにコンデンサＣ０
１１及びコンデンサｃｏｉｎが存在し、これら２つのコ
ンデンサがそれぞれ片側の伸延に対応する。従って、結
合係数γは次式により定義される。
γ：Ｃｏｔ／（ｃｏ＋＋Ｃｏｔｔ＋Ｃｏａ＋ＣｏＥ２）
浮遊ゲート１９を形成するために用いるポリシリコンは
水平方向及び縦方向の支持面上に同一の厚さとなるよう
に堆積される。
浮遊ゲート１９を形成するために用いるポリシリコンは
水平方向及び縦方向の支持面上に同一の厚さとなるよう
に堆積される。
絶縁１１１３間のギャップがＬにより表わされ、絶縁層
の幅と等しい構造とする。ポリ−２のレベルＰ２を絶縁
層１３上にＬ／４に等しい厚さにより堆積させると、絶
縁層の垂直面に対する浮遊ゲートの垂直部分の厚さもＬ
／４に等しくなる。垂直部分間に配置された浮遊ゲート
の部分の厚さもＬ／４となる。
の幅と等しい構造とする。ポリ−２のレベルＰ２を絶縁
層１３上にＬ／４に等しい厚さにより堆積させると、絶
縁層の垂直面に対する浮遊ゲートの垂直部分の厚さもＬ
／４に等しくなる。垂直部分間に配置された浮遊ゲート
の部分の厚さもＬ／４となる。
従って、浮遊ゲートの異なる水平面間のレベル差に対応
する高さは、Ｌ／２に等しくなる。同一浮遊ゲートの２
つの垂直部分間のギャップに対応する長さもＬ／２に等
しくなる。現実的な長さに対応するＬ／４に等しい絶縁
領域における浮遊ゲートの被覆長ａを考えると、浮遊ゲ
ートの２つの上水平面はそれぞれＬ／２に等しい行方向
に沿った長さを有する。
する高さは、Ｌ／２に等しくなる。同一浮遊ゲートの２
つの垂直部分間のギャップに対応する長さもＬ／２に等
しくなる。現実的な長さに対応するＬ／４に等しい絶縁
領域における浮遊ゲートの被覆長ａを考えると、浮遊ゲ
ートの２つの上水平面はそれぞれＬ／２に等しい行方向
に沿った長さを有する。
従って、Ｗを浮遊ゲート又はワード・ラインの行に従っ
た長さとすると、各浮遊ゲートとこれお覆うワード・ラ
インとの間に配置されたＯＮＯインターポリ−層の表面
積は、２．５ ＸＬ ＸＷに等しい。
た長さとすると、各浮遊ゲートとこれお覆うワード・ラ
インとの間に配置されたＯＮＯインターポリ−層の表面
積は、２．５ ＸＬ ＸＷに等しい。
酸化物領域１８は浮遊ゲートのポリシリコンにより形成
されたシリコン酸化物からなる。このようにして形成さ
れたシリコン酸化物は、ＯＮＯインターポリ−層のもの
より厚くされているので、角酸化物領域は、当該ＯＮＯ
インターポリー層のものにほぼ等しい品質を得るように
、ＯＮＯインターポリ−層のものより厚くされている。
されたシリコン酸化物からなる。このようにして形成さ
れたシリコン酸化物は、ＯＮＯインターポリ−層のもの
より厚くされているので、角酸化物領域は、当該ＯＮＯ
インターポリー層のものにほぼ等しい品質を得るように
、ＯＮＯインターポリ−層のものより厚くされている。
このような厚さがあるので、角酸化物領域はＯＮＯイン
ターポリー層と比較して結合係数の計算がより簡単な方
法となる。角酸化物領域１８はこの計算の場合に無視さ
れる。
ターポリー層と比較して結合係数の計算がより簡単な方
法となる。角酸化物領域１８はこの計算の場合に無視さ
れる。
シリコン基板１１から各浮遊ゲート１９を分離するゲー
ト酸化物領域の表面積は、ＬＸＷに等しい。
ト酸化物領域の表面積は、ＬＸＷに等しい。
絶縁層１３の厚さはインターポリ−層や、ゲート酸化物
層のものよりかなり厚い。例えば、Ｉ ＬＬｍパターン
を製造することができる技術の場合では、絶縁領域の厚
さは約５００ ｎｍであるが、インターポリ−酸化物層
の厚さは２０止である。従って、結合係数を計算する場
合は、浮遊ゲートの延長の下の配置された絶縁領域の部
分を無視することができる。結合係数γを定義する前述
の式では、コンデンサＣｏａｌ及びＣ０！２を無視する
ことができる。
層のものよりかなり厚い。例えば、Ｉ ＬＬｍパターン
を製造することができる技術の場合では、絶縁領域の厚
さは約５００ ｎｍであるが、インターポリ−酸化物層
の厚さは２０止である。従って、結合係数を計算する場
合は、浮遊ゲートの延長の下の配置された絶縁領域の部
分を無視することができる。結合係数γを定義する前述
の式では、コンデンサＣｏａｌ及びＣ０！２を無視する
ことができる。
ｅｌ及びＣ２がそれぞれゲート酸化物層及びＯＮＯイン
ターポリ−層の厚さを表わすときは、結合係数γは２．
５ＬＸ Ｗ／ｅ２と、２． ｓＬｘ Ｗ／ｅ２＋ ＬＸ
Ｗ／ｅｌとの間の比に等しい。
ターポリ−層の厚さを表わすときは、結合係数γは２．
５ＬＸ Ｗ／ｅ２と、２． ｓＬｘ Ｗ／ｅ２＋ ＬＸ
Ｗ／ｅｌとの間の比に等しい。
従って、ゲート酸化物層及び同一の厚さを有するＯＮＯ
インターポリ−層を考えると、結合係数γγ＝ ２．５
／３．５ γ＝０．７１ となる。
インターポリ−層を考えると、結合係数γγ＝ ２．５
／３．５ γ＝０．７１ となる。
従って、製造技術から独立した結合係数γが得られる。
この計算のために考慮する唯一の前提条件は、ゲート酸
化物層と、インターポリ−層との厚さに等しいことを考
慮することである。
化物層と、インターポリ−層との厚さに等しいことを考
慮することである。
従来のチェッカ・ボード・パターン構造の場合には、ゲ
ート酸化物層及びインターポリ−酸化物層の厚さが等し
いと仮定して、浮遊ゲートの行方向に沿った寸法をＬｌ
とし、また浮遊ゲート又はワード・ラインの列方向に沿
って寸法をＷｌとすると、結合係数γｌは γｌ ＝（ＬＩ ＸＷＩ）／（Ｌｌ ｘＷ１＋ＬＩＸＷ
１）γ１＝０．５ と定義される。
ート酸化物層及びインターポリ−酸化物層の厚さが等し
いと仮定して、浮遊ゲートの行方向に沿った寸法をＬｌ
とし、また浮遊ゲート又はワード・ラインの列方向に沿
って寸法をＷｌとすると、結合係数γｌは γｌ ＝（ＬＩ ＸＷＩ）／（Ｌｌ ｘＷ１＋ＬＩＸＷ
１）γ１＝０．５ と定義される。
従って、この発明による構造は、技術的な寸法から独立
して結合係数を実質的に改善し、基本的なメモリ点の寸
法を行方向へ技術的な最小長（ａ）の単なる２倍長に増
加させることができる。
して結合係数を実質的に改善し、基本的なメモリ点の寸
法を行方向へ技術的な最小長（ａ）の単なる２倍長に増
加させることができる。
第２Ｅ図の構造においても、絶縁領域上に伸延する浮遊
ゲート部分の厚さがＬ／４に等しい場合には、浮遊ゲー
トの垂直部分の厚さもＬ／４に等しいこと、また２つの
垂直部分間に配置された浮遊ゲート部分の厚さもＬ／４
に等しいことが考えられる。
ゲート部分の厚さがＬ／４に等しい場合には、浮遊ゲー
トの垂直部分の厚さもＬ／４に等しいこと、また２つの
垂直部分間に配置された浮遊ゲート部分の厚さもＬ／４
に等しいことが考えられる。
ポリ−３を堆積して浮遊ゲートの上部水平面にＬ／４に
等しい厚さのワード・ラインＬＭを形成すると、同一の
浮遊ゲートの２つの垂直部分間のギャップと共ｉ乙酸化
物領域１８間の２つの垂直部分間のギャップを直接充填
することが可能となる。これは、水平又は垂直面上に堆
積されたポリシリコン部分の厚さが等しいことによるた
めである。
等しい厚さのワード・ラインＬＭを形成すると、同一の
浮遊ゲートの２つの垂直部分間のギャップと共ｉ乙酸化
物領域１８間の２つの垂直部分間のギャップを直接充填
することが可能となる。これは、水平又は垂直面上に堆
積されたポリシリコン部分の厚さが等しいことによるた
めである。
この場合は、ワード・ラインの平坦な上面が直接得られ
る。これは、ケイ素化合物によるワード・ラインを用い
る場合に（平坦でない位相幾何学により領域に現われる
割れを防止するために）、非常に有効である。
る。これは、ケイ素化合物によるワード・ラインを用い
る場合に（平坦でない位相幾何学により領域に現われる
割れを防止するために）、非常に有効である。
いくつかの回路要素の寸法を変更すると都合がよいこと
がある。例えば、抵抗を減少させるためには、ワード・
ラインの厚さを増加させればよい。大規模集積回路技術
の場合は、トランジスタ浮遊ゲートを減少させても好ま
しい特性は保たれる。
がある。例えば、抵抗を減少させるためには、ワード・
ラインの厚さを増加させればよい。大規模集積回路技術
の場合は、トランジスタ浮遊ゲートを減少させても好ま
しい特性は保たれる。
同一の浮遊ゲートの２つの垂直部分間のギャップ、及び
２つの角酸化物領域間のギャップは、ポリ−３の堆積段
階で以下の寸法、即ち、トランジスタ浮遊ゲート及び絶
縁層の行方向の寸法をし、 絶縁層上に伸延する浮遊ゲート部分の厚さをＬ／６、 これら浮遊ゲートの垂直部分間に配置された浮遊ゲート
部分の厚さをＬ／６、 浮遊ゲートの上部水平面上のポリ−３の厚さをＬ／３ により、充填される。
２つの角酸化物領域間のギャップは、ポリ−３の堆積段
階で以下の寸法、即ち、トランジスタ浮遊ゲート及び絶
縁層の行方向の寸法をし、 絶縁層上に伸延する浮遊ゲート部分の厚さをＬ／６、 これら浮遊ゲートの垂直部分間に配置された浮遊ゲート
部分の厚さをＬ／６、 浮遊ゲートの上部水平面上のポリ−３の厚さをＬ／３ により、充填される。
従って、トランジスタの浮遊ゲートの厚さと、設計規約
のように与えられた基準の関数としてワード・ラインの
厚さと、ワード・ラインの抵抗とを調整し、しかも適当
なパラメータ（例えばＬ／３、Ｌｉ２）を選択すること
により、直接これらのワード・ラインの平面を得ること
ができる。
のように与えられた基準の関数としてワード・ラインの
厚さと、ワード・ラインの抵抗とを調整し、しかも適当
なパラメータ（例えばＬ／３、Ｌｉ２）を選択すること
により、直接これらのワード・ラインの平面を得ること
ができる。
第５Ａ図、第５Ｂ図及び第５Ｃ図はシリコン基板３０に
この発明の他の実施例による構造についての製造段階を
示す。
この発明の他の実施例による構造についての製造段階を
示す。
第５Ａ図は第１ポリシリコン・レベルを堆積して絶縁領
域３１を形成し、この絶縁領域３１及び領域１をエツチ
ングして同一かつ等距離のポリ−１のストライプＣ１を
形成した後の予備段階での構造を示す。
域３１を形成し、この絶縁領域３１及び領域１をエツチ
ングして同一かつ等距離のポリ−１のストライプＣ１を
形成した後の予備段階での構造を示す。
更に、第５Ａ図はポリ−１のストライプＣ１の垂直面上
にリム酸化物層と呼ばれる絶縁領域３２を形成し、かつ
隣接する２つのポリ−１のストライプＣ１間に配置され
る基板領域を剥離した後の構造を示す。
にリム酸化物層と呼ばれる絶縁領域３２を形成し、かつ
隣接する２つのポリ−１のストライプＣ１間に配置され
る基板領域を剥離した後の構造を示す。
メモリのビット・ラインＬＢを構成するＮ＋領領域基板
に形成される。
に形成される。
第５Ｂ図は耐火性金属（例えば、タングステン又はタン
タル）を均一に堆積し、この耐火性金属及びシリコンに
よりケイ素化合物を形成し、残りの金属化を選択的にエ
ツチングした後の中間段階での構造を示す。従って、Ｎ
０領域のビット・ラインＬＢ上に自己整合ケイ素化合物
からなる絶縁領域３４のみが残留する。
タル）を均一に堆積し、この耐火性金属及びシリコンに
よりケイ素化合物を形成し、残りの金属化を選択的にエ
ツチングした後の中間段階での構造を示す。従って、Ｎ
０領域のビット・ラインＬＢ上に自己整合ケイ素化合物
からなる絶縁領域３４のみが残留する。
第５Ｃ図は種々のストライプＣ１のリム酸化物層間の絶
縁領域３５を堆積した後の構造を示す。通常、ブレーナ
化処理を用いて第１ポリシリコン・レベルと同一レベル
の絶縁領域３５の上面を設ける。
縁領域３５を堆積した後の構造を示す。通常、ブレーナ
化処理を用いて第１ポリシリコン・レベルと同一レベル
の絶縁領域３５の上面を設ける。
この発明の変形によりこのような構造を製造する以下の
処理段階は、第２Ｃ図〜第２Ｅ図に説明した段階と同一
である。
処理段階は、第２Ｃ図〜第２Ｅ図に説明した段階と同一
である。
このような変形は、ビット・ラインＬＢと直接接触する
絶縁領域３４が存在するので、これらビット・ラインの
抵抗を減少させ、かつ当該回路のパフォーマンスを改善
することができる。
絶縁領域３４が存在するので、これらビット・ラインの
抵抗を減少させ、かつ当該回路のパフォーマンスを改善
することができる。
第２図〜第５図に示す構造では、メモリ点をプログラミ
ングする際に、隣接するメモリ点が考慮される。同一行
の隣接する２つのトランジスタがアドレス機構により接
続されて一つのメモリ点を形成するときは、通常のアド
レス区間を用いることができる。その場合にメモリは、
いわゆるハーフ・チェッカ・ボード・パターンをなす。
ングする際に、隣接するメモリ点が考慮される。同一行
の隣接する２つのトランジスタがアドレス機構により接
続されて一つのメモリ点を形成するときは、通常のアド
レス区間を用いることができる。その場合にメモリは、
いわゆるハーフ・チェッカ・ボード・パターンをなす。
この発明は、多数の変形及び修飾が可能である。
例えば、Ｎ型とＰ型との間で入れ替でもよい。この発明
に必要とする知識は、従来の半導体メモリ技術が適用可
能である。
に必要とする知識は、従来の半導体メモリ技術が適用可
能である。
第１図は従来のチェッカ・ボード・パターン構造の基本
的なメモリ点の部分断面図及び斜視図、第２Ａ図〜第２
Ｅ図はこの発明による製造方法の異なる段階を示す図、 第３図は隣接するこの発明のメモリ点の配置の平面図、 第４図は第２Ｅ図に示す構造のメモリ点の位置に存在す
る容量を示す図、 第５Ａ図〜第５Ｃ図はこの発明の他の実施例による製造
段階を示す図である。 １１・・・シリコン基板、 １３・・・絶縁層、 １５・・・インターポリ−酸化物層、 １６・・・上面、 １７・・・ギャップ、 １８、３１．３２．３４・・・酸化物領域、１９・・・
浮遊ゲート、 Ｂｌ、 Ｃ１・・・ストライプ、 ＬＢ・・・ビット・ライン、 ＬＭ・・・ワード・ライン、 Ｔ・・・ トランジスタ。
的なメモリ点の部分断面図及び斜視図、第２Ａ図〜第２
Ｅ図はこの発明による製造方法の異なる段階を示す図、 第３図は隣接するこの発明のメモリ点の配置の平面図、 第４図は第２Ｅ図に示す構造のメモリ点の位置に存在す
る容量を示す図、 第５Ａ図〜第５Ｃ図はこの発明の他の実施例による製造
段階を示す図である。 １１・・・シリコン基板、 １３・・・絶縁層、 １５・・・インターポリ−酸化物層、 １６・・・上面、 １７・・・ギャップ、 １８、３１．３２．３４・・・酸化物領域、１９・・・
浮遊ゲート、 Ｂｌ、 Ｃ１・・・ストライプ、 ＬＢ・・・ビット・ライン、 ＬＭ・・・ワード・ライン、 Ｔ・・・ トランジスタ。
Claims (9)
- （１）メモリ点が行及び列に従って浮遊ゲート・トラン
ジスタをアレー状に配列してなり、各浮遊ゲート・トラ
ンジスタが第１導電形のドレイン及びソースの拡散によ
って形成された２つの領域を有し、前記第１導電形が第
２導電形の半導体基板（１１）内でビット・ライン（Ｌ
Ｂ）を形成する列に沿って伸延したチェッカ・ボード・
パターンを有するＥＰＲＯＭメモリにおいて、 前記半導体の表面は前記ドレイン及びソース領域の形成
後に平面をなし、絶縁層（１３）がビット・ライン上に
伸延し、各トランジスタの前記浮遊ゲート（１９）は各
対の絶縁層間に伸延すると共に、部分的に覆う一つの導
電層の部分により構成され、導電性の複数のワード・ラ
イン（ＬＭ）は行に沿って伸延し、当該行の各トランジ
スタの浮遊ゲートを覆うと共に、絶縁要素により前記浮
遊ゲートから分離されている ことを特徴とするＥＰＲＯＭメモリ。 - （２）請求項１記載のＥＰＲＯＭメモリにおいて、前記
浮遊ゲートを形成する導電層はポリシリコン層であるこ
とをことを特徴とするＥＰＲＯＭメモリ。 - （３）請求項１記載のＥＰＲＯＭメモリにおいて、前記
浮遊ゲート（１９）は技術的な最小長に対応する長さ（
ａ）により取り囲む２つの絶縁層をそれぞれ超えて伸延
することを特徴とするＥＰＲＯＭメモリ。 - （４）請求項１記載のＥＰＲＯＭメモリにおいて、前記
導電ワード・ライン（ＬＭ）はポリシリコンにより形成
されていることを特徴とするＥＰＲＯＭメモリ。 - （５）請求項１記載のＥＰＲＯＭメモリにおいて、ケイ
化物領域（３４）がビット・ラインを超えて行方向に伸
延し、かつ前記ビット・ラインと直接接触し、かつその
上面及び下面が絶縁材料により被覆されていることを特
徴とするＥＰＲＯＭメモリ。 - （６）第１導電型のシリコン基板（１１）上の行列に従
って配列された浮遊ゲート・トランジスタを有するＭＯ
Ｓ型メモリの製造方法において、 （ａ）第１ポリシリコン・レベルを堆積してエッチング
し、行に従って複数の同一かつ等距離のストライプ（Ｂ
１）を形成するステップと、 （ｂ）前記第１ポリシリコン・レベルをマスクとして用
いて第２の導電形のドーパントを注入するステップと、 （ｃ）第１のポリシリコン・ストライプ（Ｂ１）間のギ
ャップを前記絶縁層（１３）により充填するステップと
、 （ｄ）前記ストライプ（Ｂ１）をエッチングするステッ
プと、 （ｅ）第２ポリシリコン・レベルを均一に堆積するステ
ップと、 （ｆ）前記第２ポリシリコン・レベルの表面（１５）を
絶縁するステップと、 （ｇ）前記第２ポリシリコン・レベルをエッチングし、
前記第２ポリシリコン・レベルにおけるギャップ（１７
）を各絶縁層（１３）の上面のレベル（１６）で形成す
るステップと、 （ｈ）前記第２ポリシリコン・レベルの表面領域（１８
）の横方向を絶縁するステップと、 （ｉ）第３ポリシリコン・レベル（ＬＭ）を堆積するス
テップと、 （ｊ）行に従って同一マスクにより、前記第２及び第３
ポリシリコン・レベルをエッチングするステップと、 （ｋ）絶縁層を形成するステップと、 （ｌ）前記第３ポリシリコン（ワード・ライン）の残り
のストライプと、ソース又はドレイン行（ビット・ライ
ン）との接触を確立するステップと を有することを特徴とするメモリの製造方法。 - （７）請求項６記載の製造方法において、 前記第２ポリシリコン・レベル（ステップｆ）の前記表
面（１５）の絶縁はシリコン酸化物、窒化シリコン及び
シリコン酸化物からなる３層のサンドイッチから形成さ
れることを特徴とする製造方法。 - （８）請求項６記載の製造方法において、 前記第１ポリシリコン・レベル（Ｂ１）間の前記絶縁層
（１３）はＴＥＯＳソース（テトラエチル・オルソ・シ
リケート）の蒸着により得たシリコン酸化物からなるこ
とを特徴とする製造方法。 - （９）請求項６記載の製造方法において、 前記ステップｂとステップｃとの間に前記第２導電形の
ドーパントを打ち込んだ領域の表面に耐火性金属のケイ
素化合物を形成するステップを有することを特徴とする
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8814598A FR2638021B1 (fr) | 1988-10-17 | 1988-10-17 | Memoire eprom de type damier et procede de fabrication |
| FR8814598 | 1988-10-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177564A true JPH02177564A (ja) | 1990-07-10 |
Family
ID=9371696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268301A Pending JPH02177564A (ja) | 1988-10-17 | 1989-10-17 | チェッカ・ボード・パターンを有するｅｐｒｏｍメモリ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0369895A1 (ja) |
| JP (1) | JPH02177564A (ja) |
| KR (1) | KR900006985A (ja) |
| FR (1) | FR2638021B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351993A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| WO2003071606A1 (en) * | 2002-02-21 | 2003-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage device and its manufacturing method |
| KR100447218B1 (ko) * | 1997-02-12 | 2004-10-14 | 주식회사 하이닉스반도체 | 플래쉬메모리소자의구조및그제조방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
| US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4377818A (en) * | 1978-11-02 | 1983-03-22 | Texas Instruments Incorporated | High density electrically programmable ROM |
| US4763177A (en) * | 1985-02-19 | 1988-08-09 | Texas Instruments Incorporated | Read only memory with improved channel length isolation and method of forming |
| US4698900A (en) * | 1986-03-27 | 1987-10-13 | Texas Instruments Incorporated | Method of making a non-volatile memory having dielectric filled trenches |
-
1988
- 1988-10-17 FR FR8814598A patent/FR2638021B1/fr not_active Expired - Fee Related
-
1989
- 1989-10-13 EP EP89420390A patent/EP0369895A1/fr not_active Withdrawn
- 1989-10-16 KR KR1019890014872A patent/KR900006985A/ko not_active Withdrawn
- 1989-10-17 JP JP1268301A patent/JPH02177564A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447218B1 (ko) * | 1997-02-12 | 2004-10-14 | 주식회사 하이닉스반도체 | 플래쉬메모리소자의구조및그제조방법 |
| JP2001351993A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| WO2003071606A1 (en) * | 2002-02-21 | 2003-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage device and its manufacturing method |
| US6940152B2 (en) | 2002-02-21 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage device and its manufacturing method |
| CN100367517C (zh) * | 2002-02-21 | 2008-02-06 | 松下电器产业株式会社 | 半导体存储装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2638021B1 (fr) | 1994-05-06 |
| FR2638021A1 (fr) | 1990-04-20 |
| KR900006985A (ko) | 1990-05-09 |
| EP0369895A1 (fr) | 1990-05-23 |
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