JPH02177565A - 集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、集積回路、とくに高集積ｉｔ呈するＥＦＲＯ
Ｍメモリのごとき集積回路およびかかる集積回路の製造
方法に関するものである。

ＥＰＲＯＭメモリを得るための代表的な方法はスタート
は結局第１ａ図（続面図）および第１ｂ図（上面図）に
示される製品となる。熱酸化によって、フィールド・酸
化物からなる絶縁領域はロコス法にエリシリコン基板１
の上方面にわたって増加するようｌＣなされる。絶縁領
域２はそれらの端部で減少しかつ基板１の内部および外
部で増大する可変の厚さを有しかつその結果基板１の上
方面はその均一性を失ない、絶縁領域２間の部分は凹所
が設けられている。次いで連続して形成されるのは、例
えば基板の熱成長による下方絶縁酸化層３、および浮遊
グリッドを構成するような多結晶シリコンからなる導電
層である。これらの層が形成された後、多結晶シリコン
層は絶縁領域２の上方のこの層に開口を具体化するよう
にフォトリングラフ技術によりエツチングされる。中間
絶縁酸化層５が次いでエツチングされた多結晶シリコン
層４の上方に堆積されそしてその側部上に１次いで制御
グリッドを構成するように設計された第２多結晶シリコ
ン層６がユニット上に堆積される。

次の工程は層３に関する限りでは第１ａ図の切断面に平
行な帯片に沿って層６，５および４によりて形成された
ユニットをフォトリソグラフ技術によってエツチングす
ることからなる。ソースお工びドレイン９の領域はエツ
チングされた位置に作製される。次いで上方酸化層が堆
積されかつソースおよびドレイ／上に接触開口８を具体
化するように熱流かつ欠いてフォトリソグラフ技術によ
るエツチングに従わされる（層３はこのエツチングの間
中にエツチングされる〕。ソースおよびドレインへの接
続線（供給線および２値要素の線〕が次いで上方酸化層
に取り付けられる。上方酸化＃はゆがめられた表面上に
堆積されるので、かくして塑性流動の後でも平らな表面
を決して構成することができず、そのことは電気接続線
の取付けを複雑にしかつ表面が平らでない不規則性が多
過ぎるならば、言い換えればメモリのメモリ点が互いに
接近し過ぎるならば取付けを非常に困難にする。加えて
、フォトリソグラフは完全な配列でなされることができ
ず、かくして接触開口領域８と周囲導電層４および６と
の間の距離を増加することにより、または言い換えれば
制御グリッドの帯片を間隔を置いて配置するか、一定の
間隔で接触開口領域８ｔ−通過させるように帯片を局部
的に偏向する（第１ｂ図におけるように）か、ま７’（
はそれらの位置において帯片を短縮することにより配列
欠陥および心出しを考慮することが必須である。

ドイツ連邦共和国特許出願（ＤｌｉニーＡＩ　）第３．
５４３，９３９号、ヨーロッパ特許出願（ｇｐ−Ａ２）
第１８２，１９８号および同第２４，７５５号公報はこ
の従来技術の一部を形成する。このような配置の結果と
して、メモリ点の集積度はむしろ小さくなる〔前記第２
および第３の公報は１例として、各メモリ点に関して２
５μｍ　および１　ａ５Ｘ１１５μｍ　の表面をそれぞ
れ示す〕。

アメリカ合衆国特許第４，５９７，０６０号は、電気接
続線の数が２値要素の線がドレインと一致しかつ供給線
がソースと一致するという事実に鑑みて。

回路の頂部でとくに減じられる他の型のＥＰＲＯＭメモ
リを記載している。この既念においては、基板上にフィ
ールド酸化物絶縁領域がなく、すなわち浮遊グリッドの
表面全体が基板の導電性部分の上方にある。結果として
、浮遊および制御グリッド間の容量およびメモリ点の合
計容量の比はメモリのプログラミング特性に逆に作用す
る一定の制御グリドと浮遊グリッド間のインターフェー
ス面に関してより小さい。さらに、各ドレインが２列の
メモリ点と接触するという事実により、標遊電流がかな
りある。

本発明の目的は、これらの欠点を克服しかつ高集積度、
すなわちＥＰＲＯＭメモリの場合において、１６Ｍビッ
トメモリのごときメモリ点高密度を呈する回路を提供す
ることにある。これはソースおよびドレインの領域の接
触開口が延長部が制御グリッドに関連して自己配列され
るように制御グリッドに設けられた延長部の中心におい
て正確であることを保証する新規な方法によって行なわ
れ、その結果接触開口のまわりのクリヤランス間隔を減
少することにより従来技術におけるより非常に近接して
描がくことができる。制御グリッドのこの結合は−さら
に上方絶縁層の均一性を改善する。導電層がほぼ平らな
表面上に制御グリッドを形成するように堆積される好都
合な実施例は、電気接続線がより平らな表面上に作製さ
れるとき、高集積度用の同様により好都合なトポグラフ
ィの提供を可能にする。

より詳細には、本発明による集積回路は、少なくとも、
ソースおよびドレイン領域およびチャンネルによって隔
離された絶縁領域を含んでいる基板；チャンネルの上方
に配置されるが該チャンネルから絶縁される制御グリッ
ドからなる複数の導電性帯片；該導電性帯片間のかつ該
導電性帯片上の絶縁材料：上方絶縁材料の電気接続線；
少なくとも幾つかのソースおよびドレイン領域に接続線
を接合しかつ絶縁材料に延びる接触開口を含みそして以
下の特別な特徴、すなわち、絶縁材料が導電性帯片と該
導電性帯片上の上方絶縁層との間に間隔内に絶縁材料を
含み；そして導電性帯片が間隔の延長部を制限する凹ん
でいる部分を有し、接触開口が延長部の中心に延在しか
つ導電性帯片から不変の距離に置かれた輪郭を有するよ
うになっている。

帯片は直線または非直線であるが連続するトラックであ
ると理解される。これらの凹んでいる部分は直線導電性
帯片の局部収縮（減じられた幅による）［好都合ＶＣＩ
／ｉ対応する。

この回路はさらに、チャンネルと導電性帯片との間に配
置された浮遊グリッドからなる導電領域を含み、該導電
領域が間隔によって分離され、互いに絶縁されかつチャ
ンネルおよび導電性帯片から絶縁されている。

ソースの接触開口はドレインの接触開口が延在する延長
部に関連して好都合Ｉ／ｃは五葉形に位置される延長部
に延在する。この配置は回路の集積度を増加する。

一般に、ソースは２つの導電性帯片の間で連続かつ共通
であり、一方２つの導電性帯片間に配置されたドレイン
は不連続でかつ絶縁領域によって絶縁される。供給線の
ソースへの接合を可能にする延長部は共通ソースの収集
から選択されたソースの上方に同期的に置かれそして前
に見られたように、ドレインに接続されるような２値要
素の線を許容する延長部に関連して好都合には五葉形で
ある。

本発明は、また、かかる集積回路を得るための方法に関
する。そのより通例の形において、該方法は以下の工程
、すなわち、半導体基板の上面に絶縁領域を作製し：基
板の前記上面に下方絶縁層を形成し；導電層を堆積し；
エツチング間隔の下の基板の導電領域の上方の絶縁層で
停止される限りにおいて導電層内の延長部を有する間隔
をエツチングし；基板のこれらの導電領域にソースおよ
びドレインの領域を作製し；ソースおよびドレインの領
域上のかつ導電性帯片の上方に上方絶縁材料を堆積し；
延長部のドレインおよびソース領域に通じる接触開口が
具体化されるまで上方絶縁材料および下方絶縁層をエツ
チングし；導電性帯片の上方でかつ互いに絶縁された接
触開口に延在する部分からなる電気接続線を取り付ける
工程を含み、前記取付けが導電層上への上方絶縁層の堆
積が導電層の堆積に続き、前記上方絶縁層は次いで間隔
のエツチングの間中導電層と同一方法においてエツチン
グされ；エツチングされる前に、延長部の中央部上のソ
ースおよびドレインを部分的に被覆する下方部および上
方絶縁層を被覆する上方部および該上方部を下方部に接
合しかつ延長部の外部でエツチング間隔内に占める側部
を含む上方絶縁材料が該上方絶縁材料の下方部を完全に
除去する一方上方絶縁材料で被覆された導電性帯片を保
持するように存在すべく側部および上方絶縁層を残す異
方性エツチングによりエツチングされることを特徴とす
る。

異方性の作業は例えばイギリス特許筒２，１５６゜５８
６号に異なる情況において記載されている。

したがって、接触開口の精密なアンチボジショニングを
具体化することができないフォトリングラフに依存する
ことを回避することができる。

一実施例によれば、絶縁領域は帯片として形成されるの
で、前記領域はソースが作られることができる間隔に配
置される基板の領域の露出まで間隔をエツチングするた
めの工程の後でエツチングされ、下方絶縁層はこのエツ
チングの間中エツチングされる。

このエツチングは導電性帯片に関連して自己配列される
ように行なわれる。

本方法は導電層が堆積される前に以下の工程、すなわち
、下方絶縁層上に下方導体を堆積し；絶縁領域の上方の
エツチング領域に沿って下方導電層をエツチングし；下
方のエツチングされた層の上方に中間絶縁層を作製する
工程を含み、下方導電層および中間絶縁層は次いで間隔
をエツチングする工程のときに上方導電層および上方絶
縁層と同時にエツチングされる工程を含むことができる
。

好都合には、中間絶縁層は３工程、すなわち、第１中間
絶縁層の堆積、下方導電層のエツチング領域にのみに存
するような第１中間絶縁層を許容するように該第１中間
絶縁層の部分エツチング、および第２中間絶縁層の堆積
によって作製される。

それは回路の均一性を改善する堆積である。

絶縁領域は好ましくは基板の局部熱酸化を介して形成さ
れる。この場合に、これらの絶縁領域は好都合には平面
化されることができる。さらに、接続線の取付けは金属
堆積によって行なわれることができ、これにこの堆積の
エツチングが続く。

以下に、本発明のより詳細な説明を提供するために、非
限定的な例として、添付図面を参照して説明する。

第２図は本発明によるＳＰＲＯＭメモリの全体的配置を
示す。平行な２値および供給要素の複数の電気接続線１
１および１２はその上方面にわたって延在する。これら
の線に対して垂直にかつ絶縁材料ＩＣよって互いに隔離
されて、複数の導電性帯片１３がこれらの線の下に延在
しかつ制御グリッドを形成する。

浮遊グリッドに対応する導電領域１４は制御グリッドの
帯片１３の下に置かれかつ２値要素の線１１の下にかつ
チャンネル領域２６の上方に部分的に置かれる一方、供
給＠１２は導電性領域１４間に延在する。

絶縁間隔１５．１５’は導電性帯片１３を隔離する。絶
縁間隔は、規則的な間隔でそこに配置されかつ２つの導
電性帯片１３に面している凹んでいる部分１７に対応す
る延長部１６　、１６’を除いて絶縁材料で完全に充填
される。延長部１６　、１６’に導電性帯片１３および
導電領域１４の接点にあるそれらの局部で絶縁材料によ
って充填され、かつそれらの中心において接続線１１お
よび１２を基板のドレインおよびソース領域に接合する
導電材料１８により充填される。間隔１５は基板のドレ
イン領域の上方に置きかつ基板のソース領域の上方に置
く間隔１５′と交替にされる。第２図に示されるように
、２つの制御グリッド間に一般に配置されるソースは連
続的であり、一方ドレインは絶縁材料領域２５によって
分離される。この配置のために、間隔１５′に周期的に
かつ各メモリ点において対称的でなくソース領域の上方
に延長部１６′ヲ有するだけで十分である。さらに、集
積度を増すように、各延長部１６′は延長部１６に関連
して好ましくは万葉形に配置される。

図示実施例において、導電性帯片１３の凹んでいる部分
１７は導電性帯片１３の縁部によってかつより精密には
延長部１６　、１６’の外部の間隔１が１５′の制限を
構成する外方部分２０に平行な内方部分１９によってか
つ内方部分１９を外方部分２０に接合する２つの接続部
分２１によって制限される。

間隔１５　、１５’の幅り、１５は、例えば％Ｌ１６＝
１．４μｍである延長部１６　、１６’を除いて０．６
μｍであり、導電性帯片１３の最大幅Ｌ１３は１、０４
　ｍ　、内方部分１９の長さＬ１９は０．６ｐｒｎであ
り、外方部分２０の長さＬ２０はα８μｍでありそして
外方部分２０と内方部分１９との間の距離Ｌ２１はα３
μｍである。凹んでいる部分１７は（Ｌ６μｍの幅への
導電性帯片１３の収縮に対応する。かくして、集積回路
はメモリ点が長さ２μｍおよび幅１．６μｍの長方形上
に場所を取るところに得られ、これはメモリ点の表面が
８〜１２μｍ２以下に落ちない従来技術に比して顕著な
改善を構成する。記載されるべきことは、第１ｂ図と第
２■が四−尺嘴ではなくかつ制御グリッドの帯片（６お
よび１４）の尺度は２つの場合においてほとんど同一幅
を有するが本発明においては非常に近接しているという
ことである。簡単に記載されるような方法によって観察
されることができることは、接続線１１および１２とソ
ースおよびドレイン領域との間の接続のための導電材料
領域１８は延長部１６および１６′の中心に正確にあり
かつまたそれらの輪郭（この場合には六角形）はこの輪
郭が見い出される延長部１６または１６′の縁部を構成
する内方部分１９および接続部分２１から不変の距離に
配置される。言い換えれば、接触領域の自己配列は延長
部１６および１６′において具体化される。

第３図ないし第５図はドレイン領域の上方に延長部を有
する集積回路の詳細図を示す。既述の要素ならびにその
上方部に接続線１１および１２に対して平行でかつ間隔
１５′によって周期的に中断される絶縁帯片２５を支持
する基板２４を認めることができ、導電性チャンネル２
６はフィールド酸化絶縁帯片２５の両側上にかつ浮遊グ
リッドの導電領域１４の上方にある。下方絶縁層２７ｔ
：を導電領域１４のチャンネル２６を隔離しかつ導電領
域１４は絶縁帯片２５の斜めに切られた縁部の上方に横
方向に僅かに延在する。

中間絶縁層２９は導電性帯片１３の導電領域１４を隔離
する。絶縁ブロック３０は間隔１５および１５′間で長
さ方向にかつ導電領域１４間で幅方向に構体の均一性を
改善するように絶縁帯片２５と導電性帯片１５との間で
高さ方向に好都合には具体化されることができる。ソー
ス領域３１′ハ間隔１５′の位置において帯片の形で基
板２４内に延び一方ドレイン領域３１は間隔１５の延長
部１６において局部化される。最後に、上方酸化層３２
は導電性帯片１３を被覆しかつ延長部１６　、１６’お
よびすべての間隔１５　、１５’の周辺部を充填する絶
縁側部３３に接続される。

第６図は本発明による集積回路の他の型式を示しかつこ
の型式は浮遊グリッドを含まないことにより先行の実施
例と異なる。先行の回路の要素と同じまたは類似の要素
は文字ａが付された同一参照符号を有する。基板２４ａ
は絶縁帯片２５＆、チャンネル２６ａ、ソース〔図示せ
ず〕またはドレイン領域５１ａ、外方部分２０ａ、内方
部分１９ａおよび接続部分２１ａによって制限されかつ
ドレインまたはソース領域３１ａの上方の間隔１５ａに
よって隔離されるソースまたはドレイン領域３１＆に対
して平行な導電性帯片１３からなることが認められる。

これらの間隔はさらに導電性帯片１３ａの凹んでいる部
分１７ａ間に延長部１６ａを有する。上方酸化層３２ａ
は導電性帯片１３ａを被覆しかつ延長部間の間隔、なら
びに延長部の周辺部分を満たす。接続線は上方酸化層３
２ａ上にかつ延長部に延びる。他方において、導電性帯
片１３ａは基板５７に重なり合うための絶縁領域によっ
てチャンネル２６ａから単に隔離される。

次にこのような集積回路を得るための方法を詳細に説明
する。

まず、フィールド酸化絶縁帯片２５が埋め込まれる。こ
れはこの場合にｐ型シリコン基板である基板２４の上方
平面上に、例えば、２層帯片（第７図）、すなわち、チ
ッ化シリコン層４１が上方に置かれる酸化シリコン層４
ｏから形成されるマスクを堆積することを含み、両漕は
それぞれ１０〜１０（１−／メータ（ｎｍ）の厚さを有
している。

基板はマスクされてない領域４２の位置に酸化シリコン
の充填体４３を作製する熱酸化に従わされる〔第８図〕
。酸化は充填体４３の厚さが中心で７００ｎｍに達す−
るとき停止される。次いで層４゜および４１ヰ化学的功
撃により除去される。平面構造を得るように、平面化（
ブブナライゼーション）技術により基板２４の上面と同
一平面でない部分全部分的に平らにすることができる（
例えば樹脂のコーティングには酸化物および樹脂のエラ
に示された物体が基板２４の上面が導電性基板に形成さ
れたチャンネル２６の位置が交換するところで完全に平
面であるように平面化が実施されるならば最後に得られ
そしてフィールド酸化絶縁帯片２５はほぼ均一な厚さの
中央部を有しかつ横方向端部分はチャンネル位置２６に
向ってより薄くなる。説明の継続は第９図に得られた物
体から付与される。

酸化グリッドを構成する酸化シリコンからなる薄層４６
お工びＮドーピングされかつ厚さ２００〜３００１１ｆ
Ｏである多結晶シリコンの導電層が次いで基板２４の上
面に形成される（第１０図）。

層４６は絶縁帯片２５間の基板の酸化物によって得られ
る。導電層４５の堆積は化学的手段によってかつ６１５
℃において低圧で具体化される蒸気相である。これにＰ
ＯＣｌ３の雰囲気下で９００℃においてリンでドーピン
グすることが続く。続いてホウ素イオンが酸化グリッド
４６の成長後セルのしきい値を調整するようにチャンネ
ル位置２６に埋め込まれた。導電性帯片４７を形成する
ように設計された樹脂マスク５６が絶縁帯片２５に関連
して堆、積されかつ配列される。異方性反応プラズマに
よるエツチングが次いでマスク５６より下の層５６全除
去するように実施され、その後化学的功撃が順次マスク
５６を破壊する。最後に、チャンネル位置２６、下方絶
縁帯片４６およびフィールド酸化帯片２５の横方向端の
上方に置かれる導電性帯片４７のみが残る。次いで導電
性帯片４７の熱酸化がこれらを保護するように絶縁層４
７′によって実施される。

第１１図に示される次の工程は制御グリッドを取り付け
ることができるように絶縁層を堆積することからなる。

かくして、導電性帯片４７を被覆しかつ該帯片間に口を
置されｔ間隔を満念ず酸化物堆積４８が具体化される。

結果として、その上面は導電性帯片間の間隔における以
外、平らでない。

酸化物堆積は次いで導電性帯片の上面が露出されるまで
異方性プラズマエツチングにエリエツチングされる。絶
縁材料の上面５０はその場合に平らでありかつ導電性帯
片４７の上面を長くする。

第１２図に示されるように、次に続く工程は導電性帯片
４７上に絶縁層５１を作製することからなり、該絶縁層
は、例えば、二酸化シリコン、チツ化シリコンおよび再
び二酸化シリコンからなる三重層であり、これは熱酸化
およびチツ化により得られ、それに制御グリッドを形成
することができる３００ｎｍの厚さでＮドーピングされ
た多結晶シリコンの第２導電層５２および最後に、３０
０ないし５００ｎｍの厚さの上方酸化層５３が続く。

第２導電層５２は第１導電層４５に関してと同一条件に
おいて堆積される。上方酸化層５３はテトラエトキシラ
ンによって化学気相で堆積される。

樹脂マスク５５は構体上に第１２の平面に対して平行な
帯片に沿ってこのマスクに対して垂直な層５３．５２．
５１および４７′Ｊｔエツチングするように堆積される
。

第１３図は第１２図の平面に対して垂直な断面図である
。マスク５５は間隔１５′および延長部１６′の位置（
ソース領域〕のみを自由にする異なる組成の上方樹脂マ
スク５４で被覆される。上方樹脂マスク５４によって被
覆されない回路の部分のエツチングは基板２４がこの位
置でフィールド駿化物帯片２５ならびに層４６を除去す
るように達せられるまで実施される。導電性帯片１３ま
たはワードライン、メモリ点を形成する導電領域１４゜
および絶縁材料からなる中間ブロック３０が次いで形成
される。樹脂マスク５４および５５は除去される。

次いでソースまたはドレイン領域３１が間隔１５′およ
び延長部１６および１６′の底部においてヒ素イオンの
注入により基板２４に具体化される。

ソースまたはドレイン領域３１はグリッドに対して完全
に配列される。

１０００〜２０００ｎｍの厚い酸化物堆積が次いで実施
される。この堆積は第１４図に示されるように符号６０
を有しかつ上方酸化層５３を被覆する上方部６１から、
延長部１６　、１６’の中心に置かれたソースまたはド
レイン領域３１の一部を被覆する下方部６２から、そし
て延長部１６．１６’の下方および上方部６２および６
１を接続する側部６３から識別され、一方延長部１６　
、１６’の外部で間隔１５　、１５’において完全に充
填する。堆積６０の適宜な酸化物はリンまたはホウ素お
よびリンでドーピングされたテトラエトキシシランまた
は二酸化シリコンであっても良い。

酸化物堆積６０は次いで延長部１６および１６′の下方
部６２がソースおよびドレイン領域３１′ｔ−露出する
ように完全に除去される。上方部６１＃：ｔまた原則と
して除去されるが、前に取り付けられた上方酸化層５３
はさらに残る。側部６３は均一な外観〔それらの輪郭は
点４１６４で印付けられる〕で間隔１５　、１５’に部
分的に現われかりしたがって絶縁材料によって全体的に
取り囲まれるグリッドの導電性部分を被覆し、加えて、
延長部１６゜１６′の外部で間隔１５　、１５”ｉ充填
する絶縁材料はエツチングによって接触されなかった。

事実。

それは第３図ないし第５図に示した集積回路を達成し、
相違するのは電気接続線が取り付けられないということ
だけである。すなわち、第３図および第１３図の上方酸
化層３２および５３は同一層に対応し、同じことは側部
３３および輪郭６４によって制限される側部に適用する
。

このようにして得ている方法の最終工程は延長部１６　
、１６’に完全に充填しかつ上方酸化層５３を被覆する
ように金属（アルミニウムまたはタングステン）を堆積
することによりこれらの線を取り付けることからなる。

次いでマスクは具体化されることが要求される＠１１お
よび１２の位置に取り付けられかつ金属描積の残部は酸
化物が再び達成されるまでプラズマによりエツチングさ
れる。

−立線１１および１２が構成されると、樹脂マスクは除
去されることができる。

第６図に示した集積回路を得るように、本方法は、第１
０図および第１１図に示した工程が実施されない以外は
、はとんど同じである。すなわち絶縁領域２５を得かつ
続いて、例えば基板の熱酸化によって基板２４ｆ、平ら
にした後、絶縁層が酸化物グリッド５７、次いで第１２
図の導電層５２および上方酸化層５３を得るように直接
形成される。

各図の説明は絶縁帯片２５および多分制御グリッドが具
体化される前の浮遊グリッドの帯片からなる集積回路を
具体化するための方法に関する。

しかしながら、本発明はまた、従来技術の場合における
ように、絶縁領域からなる集積回路を具体化する方法に
適用されることができ、絶縁領域は続いて浮遊グリッド
を形成するようにこれらの領域の上方でエツチングされ
る導電層と多分関連づけられる帯片の形で現われない。

この方法は間隔１５′における絶縁領域をエツチングす
ることの回避を可能にする。本発明において、これらの
絶縁領域は好ましくは長方形である。

さらに、堆積およびエツチング技術はこの分野の専門家
に精通しておりかつしばしば本発明の文脈から逸脱する
ことなく既述の手段による以外にも具体化されることが
できる。同様に、例として示された材料は限定的ではな
い。グリッドは単に導電材料から作られかつ絶縁材料に
よって取り囲まれることを必要とする。加えて、接続線
および制御グリッドは図示されたものに対して垂直の方
向にあっても良い。

最後に、集積回路は種々のトポグラフｔ−呈することが
でき、そして厳密に、好適な用途による電気的にプログ
ラム可能な読取り専用メモリ（ｓａｐＲＯＭ　）だけで
なく、また電気的にプログラム可能または消去可能な読
取り専用メモＩＪ（ＥＥＰＲＯＭ）、ランダムアクセス
を有するダイナミックメモリ（ＤＲＡＭ）、ランダムア
クセスを有するスタティックメモリ（ＳＲＡＭ）または
他の種類の集積回路であっても良ｈ０

【図面の簡単な説明】

第１ａ図および第１ｂ図は従来技術によるＦＬｐＲＯＭ
型集積回路金集積回路図、 第２図は本発明によるＥＰＲＯＭ型集積回路を示す部分
上面図。 第３図は２つの部分を示す第２図の集積回路の基本部分
の斜視図、 第４図および第５図は第３図の線■−■およびＶ−Ｖに
沿う２つの追加の断面図、 第６図は本発明による他の集積回路の基本部分第１２図
、第１３図および第１４図は本発明のＥＰＲＯＭ型集積
回路を製造する方法・の幾つかの工程を示す詳細図であ
る。 図中、符号１１．１２は電気接続線、１３は導電性帯片
、１４は制御グリッド、１５　、１５’は間隔、１６　
、１６’は延長部、１７は凹んでいる部分。 １８は接触開口、１９は内方部分、２０は外方部分、２
１は接続部分、２４は基板、２５は絶縁領域、２６Ｕチ
ヤンネル、３１はソースおよびドレイン領域、３２．５
３は上方絶縁層、４０．４１はマスク、４５は下方導電
層、４６．５７は下方絶縁層、４８．５１は中間絶縁層
、６０は上方絶縁材料、６２は下方部、６１は上方部、
６３は側部である。 くｔ μつ ｈ Ｏフ 」さ へ Ｘ

Claims (14)

【特許請求の範囲】
1. （１）ソースおよびドレイン領域およびチャンネルによ
   つて隔離された絶縁領域を含んでいる基板、前記チャン
   ネルの上方に配置されるが前記チャンネルから絶縁され
   る制御グリッドからなる複数の導電性帯片、 前記導電性帯片間のかつ該導電性帯片上の絶縁材料、 少なくとも幾つかのソースおよびドレイン預域へかつ前
   記絶縁材料に延在する複数の電気接続線からなる集積回
   路において、 前記絶縁材料が前記導電性帯片と該導電性帯片上の上方
   絶縁層との間に間隔内に絶縁材料を含み、前記導電性帯
   片が間隔の延長部を制限する凹んでいる部分を有し、接
   触開口が延長部の中心に延在しかつ前記導電性帯片に関
   連して自己整列されることを特徴とする集積回路。
2. （２）前記チャンネルと前記導電性帯片との間に配置さ
   れた浮遊グリッドからなる導電領域を含み、該導電領域
   が間隔によつて分離され、互いに絶縁されかつ前記チャ
   ンネルおよび前記導電性帯片から絶縁されていることを
   特徴とする請求項１に記載の集積回路。
3. （３）前記凹んでいる部分が前記導電性帯片の収縮に対
   応しそして前記導電性帯片が複数の外方の細長い部分、
   複数の内方の細長い部分および１つの内方の細長い部分
   と１つの外方の細長い部分との間に各々延在する接続部
   分によつて構成される複数の縁部を有し、前記内方の細
   長い部分は前記外方の細長い部分に対して平行であり、
   前記内方の細長い部分および前記接続部分は凹んでいる
   部分を制限することを特徴とする請求項１または２に記
   載の集積回路。
4. （４）前記接続線は前記導電性帯片に対して垂直である
   ことを特徴とする請求項１ないし３のいずれか１項に記
   載の集積回路。
5. （５）前記ソース領域への接続に対応する延長部は前記
   ドレイン領域への接続に対応する延長部に関連して五葉
   配列に配置されることを特徴とする請求項１ないし４の
   いずれか１項に記載の集積回路。
6. （６）前記集積回路は電気的にプログラム可能な読取り
   専用メモリであることを特徴とする請求項１に記載の集
   積回路。
7. （７）半導体基板の上面に絶縁領域を作製し、前記基板
   の前記上面に下方絶縁層を形成し、導電層を堆積し、 間隔がエッチング間隔の下の基板の導電性領域の上方の
   前記下方絶縁層上で停止されるまで前記導電層内の延長
   部を有する前記間隔をエッチングし、 前記基板のこれらの導電性領域にソースおよびドレイン
   領域を作製し、 前記ドレインおよびソース領域上のかつ前記導電性帯片
   の上方に上方絶縁材料を堆積し、 接触開口が具体化されかつ前記延長部のドレインおよび
   ソース領域に通じるまで上方絶縁材料および下方絶縁層
   をエッチングし、 前記導電性帯片の上方でかつ互いに絶縁された前記接触
   開口に延在する部分からなる電気接続線を取り付ける工
   程からなる集積回路の製造方法において、 前記導電層上への上方絶縁層の堆積は導電層の堆積に続
   き、前記上方絶縁層は次いで間隔のエッチングの間中前
   記導電層と同一方法においてエッチングされ、 エッチングされる前に、前記延長部の中央部上のソース
   およびドレインを部分的に被覆する下方部および前記上
   方絶縁層を被覆する上方部および該上方部を前記下方部
   に接合しかつ前記延長部の外部でエッチング間隔内に占
   める側部からなる前記上方絶縁材料は、該上方絶縁材料
   の前記下方部を完全に除去する一方前記上方絶縁材料で
   被覆された導電性帯片を保持するように存在すべく前記
   側部および前記上方絶縁層を残す異方性エッチングによ
   りエッチングされることを特徴とする集積回路の製造方
   法。
8. （８）前記導電層が堆積される前に、 前記下方絶縁層上に下方導電層を堆積し、 前記絶縁領域の上方のエッチング領域に沿つて前記下方
   導電層をエッチングし、 前記下方のエッチングされた層の上方に中間絶縁層を作
   製する工程を含み、前記下方導電層および前記中間絶縁
   層は次いで間隔をエッチングする工程のときに上方導電
   層および上方絶縁層と同時にエッチングされることを特
   徴とする請求項７に記載の集積回路の製造方法。
9. （９）前記基板はシリコンから作られ、前記絶縁領域は
   マスクによつて保護された他の基板領域間の基板の局部
   熱酸化によつて形成されることを特徴とする請求項７ま
   たは８に記載の集積回路の製造方法。
10. （１０）前記絶縁領域間で前記基板をドーピングする工
    程を含むことを特徴とする請求項７ないし９のいずれか
    １項に記載の集積回路の製造方法。
11. （１１）前記接続線の取付けは金属の堆積によつて行な
    われ、これに金属堆積のエッチングが続くことを特徴と
    する請求項７ないし１０のいずれか１項に記載の集積回
    路。
12. （１２）前記絶縁層を平らにする工程を含むことを特徴
    とする請求項７ないし１１のいずれか１項に記載の集積
    回路の製造方法。
13. （１３）前記絶縁領域は帯片の形で作製され、間隔のエ
    ッチング後基板のかつソースの埋込みに対応する領域が
    露出されるまでエッチングされ、前記下方絶縁層がまた
    エッチングされることを特徴とする請求項７ないし１２
    のいずれか１項に記載の集積回路の製造方法。
14. （１４）前記中間絶縁層を作るように、第１中間絶縁層
    の堆積工程、前記第１絶縁層を下方導電層のエッチング
    領域にのみ残すように前記第１中間絶縁層を部分的にエ
    ッチングする工程、および第２中間絶縁層を堆積する工
    程を含むことを特徴とする請求項８に記載の集積回路の
    製造方法。