JPH02179031A - 半導体装置 - Google Patents
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- JPH02179031A JPH02179031A JP63334347A JP33434788A JPH02179031A JP H02179031 A JPH02179031 A JP H02179031A JP 63334347 A JP63334347 A JP 63334347A JP 33434788 A JP33434788 A JP 33434788A JP H02179031 A JPH02179031 A JP H02179031A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に関し、特に半絶縁性基板を用
いて形成した分周回路に関するものである。
いて形成した分周回路に関するものである。
第１０図は、例えばＧａＡｓ基板等の半絶縁性基板上に
形成した従来の分周回路をフラ・ノドバソケージ等に封
入する場合の配線の様子を示す。また、第１）図はその
回路図を示している。
形成した従来の分周回路をフラ・ノドバソケージ等に封
入する場合の配線の様子を示す。また、第１）図はその
回路図を示している。
第１０図において、Ｐｌは分周周波数の入力端子で、Ｐ
２は電源電圧（ＶＤＤ）端子、Ｐ３は分周出力端子、Ｐ
４は接地端子（ＧＮＤ） 、Ｐ５は電流制御用端子、Ｐ
６はリファレンス電圧入力端子である。また、Ｌ１〜Ｌ
８はパンケージのリード、ＬφはＩＣベレットがマウン
トされるフレームであり、Ｗ１〜Ｗ７は、各端子とリー
ドとを接続するボンディングワイヤを示している。この
うち特にワイヤＷ４．Ｗ５はフレームＬφを介して接地
（ＧＮＤ） ＠子Ｐ４とリードＬ５とを接続している。
２は電源電圧（ＶＤＤ）端子、Ｐ３は分周出力端子、Ｐ
４は接地端子（ＧＮＤ） 、Ｐ５は電流制御用端子、Ｐ
６はリファレンス電圧入力端子である。また、Ｌ１〜Ｌ
８はパンケージのリード、ＬφはＩＣベレットがマウン
トされるフレームであり、Ｗ１〜Ｗ７は、各端子とリー
ドとを接続するボンディングワイヤを示している。この
うち特にワイヤＷ４．Ｗ５はフレームＬφを介して接地
（ＧＮＤ） ＠子Ｐ４とリードＬ５とを接続している。
またこの第１０図中の１はＩＣのベレットを表し、第１
）図の破線で示した２内は、パッケージの内部を表して
いる。第１）図において、第１０図と同一符号は同一あ
るいは相当するものを表しており、ｖＤＤは電源電圧、
ＶＣＳは電流制御用端子、ＩＮは分周周波数の入力端子
、Ｖ、は入力リファレンス電圧端子、ＧＮＤは接地端子
、０ＩＪＴは出力端子である。
）図の破線で示した２内は、パッケージの内部を表して
いる。第１）図において、第１０図と同一符号は同一あ
るいは相当するものを表しており、ｖＤＤは電源電圧、
ＶＣＳは電流制御用端子、ＩＮは分周周波数の入力端子
、Ｖ、は入力リファレンス電圧端子、ＧＮＤは接地端子
、０ＩＪＴは出力端子である。
第１０図および第１）図に示すように、接地端子をパッ
ケージのフレームＬφに接続するのは、基板の裏面電極
を接地することで、基板電位を安定化させ、回路動作の
安定化を図るためである。
ケージのフレームＬφに接続するのは、基板の裏面電極
を接地することで、基板電位を安定化させ、回路動作の
安定化を図るためである。
この分周回路を用いる一例として自動車電話機用の位相
同期周波数シンセサイザがあり、その構成を第１２図に
示す。
同期周波数シンセサイザがあり、その構成を第１２図に
示す。
第１２図において、Ａ１は電圧制御発振器（ＶＣＯ）
、Ａ２は分周回路、Ａ３は基準周波数を発生する発振器
、Ａ４は位相比較回路、Ａ５ば分周回路Ａ２の制御回路
である。またｆｏはＶＣＯＡｌの発振周波数であり、該
位相同期周波数シンセサイザの出力でもある。ｆｈは分
周回路の出力、ｆｒは基準周波数、Ｖｏは位相比較回路
Ａ４の出力電圧である。
、Ａ２は分周回路、Ａ３は基準周波数を発生する発振器
、Ａ４は位相比較回路、Ａ５ば分周回路Ａ２の制御回路
である。またｆｏはＶＣＯＡｌの発振周波数であり、該
位相同期周波数シンセサイザの出力でもある。ｆｈは分
周回路の出力、ｆｒは基準周波数、Ｖｏは位相比較回路
Ａ４の出力電圧である。
この構成の場合、分周回路の分周比をｎとすれば、ｆｈ
は、 ｆｈ＝ｆｏ／ｎ ・・・（］）
となる。
は、 ｆｈ＝ｆｏ／ｎ ・・・（］）
となる。
今、ｆｈの周波数がｆ ｒより高ければ、位相比較回路
の出力Ｖｏば低くなり、Ｖｏが低（なるとＶＣＯの入力
電圧も低くなるため、ｆＯも低くなる。そして、 ｆｈ−ｆｒ ・・・（
２）となるところでこの回路は安定化し、出力周波数ｆ
ｏが一定となる。従って（１）式よりｆ ｏ＝ｎ −（
ｈ ”１３）なる出力周波数ｆ
ｏが得られる。
の出力Ｖｏば低くなり、Ｖｏが低（なるとＶＣＯの入力
電圧も低くなるため、ｆＯも低くなる。そして、 ｆｈ−ｆｒ ・・・（
２）となるところでこの回路は安定化し、出力周波数ｆ
ｏが一定となる。従って（１）式よりｆ ｏ＝ｎ −（
ｈ ”１３）なる出力周波数ｆ
ｏが得られる。
ここで、分周回路Ａ２の分周比ｎは制御回路Ａ５からの
信号により可変であり、従って、出力周波数ｆＯも可変
とすることが出来る。
信号により可変であり、従って、出力周波数ｆＯも可変
とすることが出来る。
また、位相周波数シンセサイザの低電流化を図るため、
不要な場合に分周回路を停止させることも考えられてお
り、その場合の分周回路の構成方法が特願昭６３−２９
４２１４号で報告されている。
不要な場合に分周回路を停止させることも考えられてお
り、その場合の分周回路の構成方法が特願昭６３−２９
４２１４号で報告されている。
第１３図（３）はこの停止モードを持つ分周回路を１つ
のブロックとして示したもので、第１）図におけるＶＣ
Ｓ端子がこの停止モードのための電流切り換え用端子で
あり、その印加電圧に応じて分周器１は第１３図（ｂｌ
に示すような回路動作をする。
のブロックとして示したもので、第１）図におけるＶＣ
Ｓ端子がこの停止モードのための電流切り換え用端子で
あり、その印加電圧に応じて分周器１は第１３図（ｂｌ
に示すような回路動作をする。
さて、このようなシステムの場合、高周波で動作する必
要のない、制御回路や、位相比較回路等がＳｌのＣＭＯ
３−ＴＣで構成されているため、を源電圧ｖ０は５Ｖｊ
ｌ−の場合が多い。このため、高い周波数での動作が要
求される分周回路においても同様の５■単一電源が用い
られている。すなわち第１）図において、〜、。が５■
、ＧＮＤがＯＶとなっている。
要のない、制御回路や、位相比較回路等がＳｌのＣＭＯ
３−ＴＣで構成されているため、を源電圧ｖ０は５Ｖｊ
ｌ−の場合が多い。このため、高い周波数での動作が要
求される分周回路においても同様の５■単一電源が用い
られている。すなわち第１）図において、〜、。が５■
、ＧＮＤがＯＶとなっている。
このことは、第１０図に示したように、半絶縁性基板が
ＯＶとなり、第１４図に示すように回路内の素子、例え
ば電界効果トランジスタＦＥＴや注入抵抗体等が４Ｖ近
くで動作することが生じる。
ＯＶとなり、第１４図に示すように回路内の素子、例え
ば電界効果トランジスタＦＥＴや注入抵抗体等が４Ｖ近
くで動作することが生じる。
このように、ＦＥＴや注入抵抗体の活性層が、基板に対
して高い電位になると、ＦＥＴの特性や注入抵抗の抵抗
値がＯ〜５ＫＨｚの間で変動することが判明した。この
原因は後に詳細に述べるように、第１６図に示すような
半絶縁性基板１と活性層１ａとの間に図示しない電子の
トラップ機構が生じ、これにより電子が発生、消滅し、
活性層の厚さを変調するためと考えられる。
して高い電位になると、ＦＥＴの特性や注入抵抗の抵抗
値がＯ〜５ＫＨｚの間で変動することが判明した。この
原因は後に詳細に述べるように、第１６図に示すような
半絶縁性基板１と活性層１ａとの間に図示しない電子の
トラップ機構が生じ、これにより電子が発生、消滅し、
活性層の厚さを変調するためと考えられる。
このように分周回路において、ＦＥＴの特性が変動した
り、抵抗体の値が発振したりすると、出力信号が位相変
調されてしまい、これを位相同期周波数シンセサイザに
使用した場合には位相の変動を招き、ノイズ等の誤動作
の原因となる。
り、抵抗体の値が発振したりすると、出力信号が位相変
調されてしまい、これを位相同期周波数シンセサイザに
使用した場合には位相の変動を招き、ノイズ等の誤動作
の原因となる。
以下、第１４図を用いて、この誤動作について説明する
。第１４図は分周回路を構成する論理ゲートの一例であ
り、ソースカップル型の論理ゲートである。
。第１４図は分周回路を構成する論理ゲートの一例であ
り、ソースカップル型の論理ゲートである。
第１４図に於て、Ｊｌ−Ｊ３は電界効果形トランジスタ
（ＦＥＴ）で、このうちＪ、、Ｊ、はスイッチング用Ｆ
ＥＴで、Ｊ、は定電流源として機能している。また、Ｒ
Ｌは負荷抵抗、Ｖｒは入力リファレンス電圧、■、。は
電源電圧、ＧＮＤは接地端子、■１〜Ｉ、はそれぞれＦ
ＥＴＪ、〜Ｊ３を流れる電流、Ｖ、はＦＥＴＪ、、Ｊ、
のソース電位、■１．４は入力電圧、■。ｌ、 Ｖ。
（ＦＥＴ）で、このうちＪ、、Ｊ、はスイッチング用Ｆ
ＥＴで、Ｊ、は定電流源として機能している。また、Ｒ
Ｌは負荷抵抗、Ｖｒは入力リファレンス電圧、■、。は
電源電圧、ＧＮＤは接地端子、■１〜Ｉ、はそれぞれＦ
ＥＴＪ、〜Ｊ３を流れる電流、Ｖ、はＦＥＴＪ、、Ｊ、
のソース電位、■１．４は入力電圧、■。ｌ、 Ｖ。
２は出力電圧で、互いに反転した関係にある。
この論理ゲートのしきい値■アを出力信号■。８と■。
２とが一致するときの入力電圧とし、Ｊｌ。
Ｊアの利得をに、Ｌきい値電圧をＶいとし、かつＦＥＴ
Ｊｌ、Ｊ２の特性が同一ならば該ＦＥＴＪ１、Ｊ２の電
流１＋、Ｉｚは、 １＋ ＝Ｋ （ＶＩＮ ＶＳ ＶＬＩ、） ”
・・・（４）Ｔ ｚ ＝ Ｋ （ＶＭ Ｖｓ −
Ｖい）２ ・・・（５）と簡略化して表される。こ
のため入力電圧■１．４が■７のとき Ｉ＋＝Ｉｚ ・・・（６
）であるため、（４，）、 （５）式より■Ｔ＝ｖＲ・
・・（７） となる。
Ｊｌ、Ｊ２の特性が同一ならば該ＦＥＴＪ１、Ｊ２の電
流１＋、Ｉｚは、 １＋ ＝Ｋ （ＶＩＮ ＶＳ ＶＬＩ、） ”
・・・（４）Ｔ ｚ ＝ Ｋ （ＶＭ Ｖｓ −
Ｖい）２ ・・・（５）と簡略化して表される。こ
のため入力電圧■１．４が■７のとき Ｉ＋＝Ｉｚ ・・・（６
）であるため、（４，）、 （５）式より■Ｔ＝ｖＲ・
・・（７） となる。
今、基板電圧の影響によりＪ２の活性層が変調され、利
得ＫがΔに′、しきい値電圧■いがΔ■ｌだけ変化する
と、Ｉｔ、Ｉｔは Ｉｔ ＝Ｋ （ＶＩＮ−ＶＳ ” Ｖｔｈ） ”
−（８）Ｉｚ＝（Ｋ＋ΔＫ） （Ｖ、−Ｖ３−
（Ｖい＋ΔＶ ｔｈ）・・・（９） となる。このときの回路のしきい値ｖＴ ′は■ＩＮ＝
Ｖア ′のとき ｌ３＝１ より（６）式から ＋ｌｚ ・・・ａω ｒ、 ＝１． ＝ ■３ ・・・０υ となり、 （８）式より Ｋ （Ｖア 一■。
得ＫがΔに′、しきい値電圧■いがΔ■ｌだけ変化する
と、Ｉｔ、Ｉｔは Ｉｔ ＝Ｋ （ＶＩＮ−ＶＳ ” Ｖｔｈ） ”
−（８）Ｉｚ＝（Ｋ＋ΔＫ） （Ｖ、−Ｖ３−
（Ｖい＋ΔＶ ｔｈ）・・・（９） となる。このときの回路のしきい値ｖＴ ′は■ＩＮ＝
Ｖア ′のとき ｌ３＝１ より（６）式から ＋ｌｚ ・・・ａω ｒ、 ＝１． ＝ ■３ ・・・０υ となり、 （８）式より Ｋ （Ｖア 一■。
−Ｖい）２ ＝
となる。
又００式、（９）式より
さらに■式より
・・・ａｌとな
・・・αａ
となり、■、の変動量ΔＶＴは
Δｖ、＝ｖＴ ’−ｖ。
・・・０句
となり、しきい値■アが変動する。
しきい値の変動による位相変調を第１５図を用いて説明
する。第１５図において、ｖ４は入力信号、Ｖア、■、
′を回路のしきい値、Δφ。はしきい値の変化による位
相ずれを表している。
する。第１５図において、ｖ４は入力信号、Ｖア、■、
′を回路のしきい値、Δφ。はしきい値の変化による位
相ずれを表している。
第１５図に示したように、しきい値■７が、ＶＴに変化
することで、位相情報がΔφ。たけ変動してしまうこと
になる。
することで、位相情報がΔφ。たけ変動してしまうこと
になる。
このように、分周回路において出力信号にΔφ。
の位相変調が生じると、位相同期周波数シンセサイザで
は、分周回路の分周数をｎとすれば、全体の位相誤差Δ
φは Δφ；ｎ・Δφ、 ・・・α〜と
なってしまう。
は、分周回路の分周数をｎとすれば、全体の位相誤差Δ
φは Δφ；ｎ・Δφ、 ・・・α〜と
なってしまう。
この位相変調が分周回路において生じるのは、周囲温度
６０℃以上で動作させた場合であって、出力信号に対し
一６０ｄＢ以下と少ない変調度であり、また動作周波数
も例えば８００ＭＨｚと低いため、従来は特に問題どな
っていなかった。
６０℃以上で動作させた場合であって、出力信号に対し
一６０ｄＢ以下と少ない変調度であり、また動作周波数
も例えば８００ＭＨｚと低いため、従来は特に問題どな
っていなかった。
上述のように、半導体基板上に形成された分周回路は、
電源電圧５■で動作させる場合にも、基板にＯ■が与え
られていたため、所謂バックゲート効果により内部素子
と基板との間で発振が生じ、分周回路の出力が位相変調
されるという問題があり、これは特に半絶縁性基板にお
いて顕著に現れるものであった。
電源電圧５■で動作させる場合にも、基板にＯ■が与え
られていたため、所謂バックゲート効果により内部素子
と基板との間で発振が生じ、分周回路の出力が位相変調
されるという問題があり、これは特に半絶縁性基板にお
いて顕著に現れるものであった。
この問題はギガヘルツ帯で動作可能な高速位相同期周波
数シンセサイザを構成する場合には特に問題になってく
る。
数シンセサイザを構成する場合には特に問題になってく
る。
この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、位相変調の生じない分周回路
を提供することを目的とする。
るためになされたもので、位相変調の生じない分周回路
を提供することを目的とする。
この発明に係る半導体装置は、分周回路が形成されてい
る半絶縁性基板に、基板電位電源により少なくとも回路
の動作時には分周回路に供給される電源の中で最も低い
ものよりも高い電位を供給し、基板電位が高くなるよう
にしたものである。
る半絶縁性基板に、基板電位電源により少なくとも回路
の動作時には分周回路に供給される電源の中で最も低い
ものよりも高い電位を供給し、基板電位が高くなるよう
にしたものである。
この発明においては、分周回路を上述のように構成した
ので、半絶縁性基板上に作成されたＦＥＴや抵抗体と基
板との間の電界を低減でき、これによりＦＥＴ特性や抵
抗値の発振を防止でき、分周回路の出力信号が位相変調
されないようにできる。さらに、動作時に基板電位を高
くするようにすることにより、電源電流の増加を抑える
ことも可能となる。
ので、半絶縁性基板上に作成されたＦＥＴや抵抗体と基
板との間の電界を低減でき、これによりＦＥＴ特性や抵
抗値の発振を防止でき、分周回路の出力信号が位相変調
されないようにできる。さらに、動作時に基板電位を高
くするようにすることにより、電源電流の増加を抑える
ことも可能となる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置において
、分周回路をパッケージに封入する場合の配置の様子を
示しており、第２図は、その回路図を示している。第１
．２図において、■は分周回路が形成された半絶縁性基
板（ベレット）であり、２はそのパッケージの内部を表
している。また、Ｐｌは分周周波数の入力端子、Ｐ２は
電源電圧端子、Ｐ３は分周出力端子、Ｐ４は接地端子、
Ｐ５は電流制御用端子、Ｐ６はリファレンス電圧入力端
子である。また、■、１〜Ｌ ８はパッケージのリード
、ｌ、φはベレット１がマウントされるフレームであり
、Ｗ１〜Ｗ７は各端子とリードとを接続するボンディン
グワイヤを示している。この中でワイヤＷ５はフレーム
Ｌφとリード１７．６とを接続している。また第２図の
ＩＮは分周周波数入力信号、■、はりファレンス電圧、
■。ゎは電源電圧、ＶＣ３は電流制御用信号、ＯＵＴは
出力信号、ＧＮＤは接地電圧、ＶＢは基板電位電源であ
る。
、分周回路をパッケージに封入する場合の配置の様子を
示しており、第２図は、その回路図を示している。第１
．２図において、■は分周回路が形成された半絶縁性基
板（ベレット）であり、２はそのパッケージの内部を表
している。また、Ｐｌは分周周波数の入力端子、Ｐ２は
電源電圧端子、Ｐ３は分周出力端子、Ｐ４は接地端子、
Ｐ５は電流制御用端子、Ｐ６はリファレンス電圧入力端
子である。また、■、１〜Ｌ ８はパッケージのリード
、ｌ、φはベレット１がマウントされるフレームであり
、Ｗ１〜Ｗ７は各端子とリードとを接続するボンディン
グワイヤを示している。この中でワイヤＷ５はフレーム
Ｌφとリード１７．６とを接続している。また第２図の
ＩＮは分周周波数入力信号、■、はりファレンス電圧、
■。ゎは電源電圧、ＶＣ３は電流制御用信号、ＯＵＴは
出力信号、ＧＮＤは接地電圧、ＶＢは基板電位電源であ
る。
本実施例では分周回路が形成されている半絶縁性基板の
電位を、基板電位電源■、により分周回路に供給される
電源の中で最も低いものよりも高い電位としており、こ
の基板電位の供給は、ベレットがマウントされているフ
レームに、ｖａｎおよびＧＮＤとは独立した電位を外部
から与えることにより行なっている。従ってこの基板電
源■８の電位を例えば電源電圧に近いかなり高い電位と
すると、基板の電位が高くなり回路内部のＦＥＴや注入
抵抗の活性層等より基板電位が高くなることから、活性
層の厚みの変調による発振が住しなくなる。
電位を、基板電位電源■、により分周回路に供給される
電源の中で最も低いものよりも高い電位としており、こ
の基板電位の供給は、ベレットがマウントされているフ
レームに、ｖａｎおよびＧＮＤとは独立した電位を外部
から与えることにより行なっている。従ってこの基板電
源■８の電位を例えば電源電圧に近いかなり高い電位と
すると、基板の電位が高くなり回路内部のＦＥＴや注入
抵抗の活性層等より基板電位が高くなることから、活性
層の厚みの変調による発振が住しなくなる。
ここで従来技術で述べたように基板電位がチャネルの電
位より低いと活性層の変調にる発振が生ずる理由は、基
板電位が低く、チャネルの電位が高いと基板中に不純物
のトラップ機構を生じ、これにチャネル、基板の双方か
らの電子が捕捉されるが、この機構は電子が一杯になる
と電子を放出し、この捕捉と放出とを繰返すことにより
、基板とチャネルとの電位差が変動し、これによって空
乏層の伸びが変わり、活性層の厚みが変動するためと考
えられている。そこで、本発明のように、基板電位を上
昇させると、基板とチャネル間の電界が弱まるので１．
トラップ機構の影響が弱まり、上述のような発振が生じ
なくなる。これにより、分周器の出力信号が位相変調さ
れることがなくなり、正確な分周出力信号が得られる。
位より低いと活性層の変調にる発振が生ずる理由は、基
板電位が低く、チャネルの電位が高いと基板中に不純物
のトラップ機構を生じ、これにチャネル、基板の双方か
らの電子が捕捉されるが、この機構は電子が一杯になる
と電子を放出し、この捕捉と放出とを繰返すことにより
、基板とチャネルとの電位差が変動し、これによって空
乏層の伸びが変わり、活性層の厚みが変動するためと考
えられている。そこで、本発明のように、基板電位を上
昇させると、基板とチャネル間の電界が弱まるので１．
トラップ機構の影響が弱まり、上述のような発振が生じ
なくなる。これにより、分周器の出力信号が位相変調さ
れることがなくなり、正確な分周出力信号が得られる。
また第５図および第６図は本発明の第２の実施例を示し
、この第２の実施例はＬ記基板電位電源■８を電源電圧
■。の電位としたもので、回路接続としてはワイヤＷに
よりフレームＬφに電源電圧Ｖｌｌｌを接続している。
、この第２の実施例はＬ記基板電位電源■８を電源電圧
■。の電位としたもので、回路接続としてはワイヤＷに
よりフレームＬφに電源電圧Ｖｌｌｌを接続している。
この第２の実施例では基板電源■、をＶ〜としたので、
上記第１の実施例で述べたように活性層の厚みの変調に
よる発振を防止でき、正確な分周出力が得られる。また
基板電源ＶＤ用に別途電源を設ける必要がないので、回
路を簡略化することができる。
上記第１の実施例で述べたように活性層の厚みの変調に
よる発振を防止でき、正確な分周出力が得られる。また
基板電源ＶＤ用に別途電源を設ける必要がないので、回
路を簡略化することができる。
なおこのように、基板電位をｖｏに等しくしても動作が
可能なのは、第６図ｆｂ）に示すように基板１の電位が
高いと空乏層２０ａ、２１ａが２ Ｑ ｂ。
可能なのは、第６図ｆｂ）に示すように基板１の電位が
高いと空乏層２０ａ、２１ａが２ Ｑ ｂ。
２１ｂと薄くなり、チャネルが厚くなって電流が流れや
すくなるからである。
すくなるからである。
また、第３図および第４図は本発明の第３の実施例を示
す、この第３の実施例は上記基板電位Ｖｓを分周回路の
動作を０Ｎ１０ＦＦさせるための電流制御用端子■。の
電位としたもので、回路接続としてはワイヤＷ５により
フレームＬφに電流制御用端子■６．を接続している。
す、この第３の実施例は上記基板電位Ｖｓを分周回路の
動作を０Ｎ１０ＦＦさせるための電流制御用端子■。の
電位としたもので、回路接続としてはワイヤＷ５により
フレームＬφに電流制御用端子■６．を接続している。
この第３の実施例では、基板電源ｖ１をＶＣＳとしたの
で、該基板電源は分周回路の動作時にはＶＤ、近くまで
高くなり、一方、分周回路の停止時には、ＧＮＤ近くに
低くなり、従って、動作時においては上記のように活性
層の厚みの変調による発振を防止でき、正確な分周出力
が得られる。
で、該基板電源は分周回路の動作時にはＶＤ、近くまで
高くなり、一方、分周回路の停止時には、ＧＮＤ近くに
低くなり、従って、動作時においては上記のように活性
層の厚みの変調による発振を防止でき、正確な分周出力
が得られる。
しかも、分周回路の停止時には分周回路に流れる回路電
流が小さくなるのは勿論であるが、これに加えて基板電
位がＧＮＤレベルとなることによって、第４図（Ｃ）に
示すようにＦＥＴや注入抵抗の活性層１ａの厚さが基板
１との界面からの空乏層１０の広がりにより薄くなり、
回路のもれ電流等が流れにくくなり、これにより分周回
路の電源電流を大きく低減することが可能となる。
流が小さくなるのは勿論であるが、これに加えて基板電
位がＧＮＤレベルとなることによって、第４図（Ｃ）に
示すようにＦＥＴや注入抵抗の活性層１ａの厚さが基板
１との界面からの空乏層１０の広がりにより薄くなり、
回路のもれ電流等が流れにくくなり、これにより分周回
路の電源電流を大きく低減することが可能となる。
更に、第５図および第６図（ａ）に示すように、電源電
圧■ＤＤをフレームに接続すると基板電位は常に電源電
圧に等しくなるため、出力信号が位相変調されるのを防
ぐことが可能となる。
圧■ＤＤをフレームに接続すると基板電位は常に電源電
圧に等しくなるため、出力信号が位相変調されるのを防
ぐことが可能となる。
なお、上記第１．第２．第３の実施例では基板に電位を
与える方法としてワイヤボンドによりパッケージのフレ
ームに各電源端子を接続し、ベレット裏面より基板に電
位を与える方法を用いたが、これは他の方法を用いても
よい。
与える方法としてワイヤボンドによりパッケージのフレ
ームに各電源端子を接続し、ベレット裏面より基板に電
位を与える方法を用いたが、これは他の方法を用いても
よい。
第７図は本発明の第４の実施例を示しており、本実施例
では半絶縁性基板１上面にＶＣ！電極の電極パターン／
ｌを周状に形成し、これによりＶＣ３電圧を基板上面か
ら与えるようにしたものである。
では半絶縁性基板１上面にＶＣ！電極の電極パターン／
ｌを周状に形成し、これによりＶＣ３電圧を基板上面か
ら与えるようにしたものである。
第８図は本発明の第５の実施例を示し、これは基板表面
から裏面までを貫通する穴を設けて裏面Ｂ３より基板に
ＶｃｓＴ１位を与えるようにしたものである。
から裏面までを貫通する穴を設けて裏面Ｂ３より基板に
ＶｃｓＴ１位を与えるようにしたものである。
即ち、第８図において、Ｗｌはボンディングワイヤ、Ｂ
１は回路パターンである。また、Ｂ２は基板表面より裏
面に貫通する貫通穴であり、この貫通穴Ｂ２は例えば基
板裏面より表面に向けてドライエンチングを行なうこと
により形成したものである。またＢ３は裏面ｔｉである
。
１は回路パターンである。また、Ｂ２は基板表面より裏
面に貫通する貫通穴であり、この貫通穴Ｂ２は例えば基
板裏面より表面に向けてドライエンチングを行なうこと
により形成したものである。またＢ３は裏面ｔｉである
。
第９図は本発明の第６の実施例を示し、これは半絶縁性
の基板内に導電層を設けて、その導電層に表面より電位
を与えるようにしたものである。
の基板内に導電層を設けて、その導電層に表面より電位
を与えるようにしたものである。
即ち、Ｂ４は基板１内に設けた導電層であり、これに端
子Ｐ５よりｖｃ３電圧を与えるようにしたものである。
子Ｐ５よりｖｃ３電圧を与えるようにしたものである。
このようにして回路パターンＢ１が形成されている基板
１に、導電層Ｂ４によりｖｃ。
１に、導電層Ｂ４によりｖｃ。
電圧を与えるようにしても、上記実施例と同様な効果を
奏する。
奏する。
なお、第７図、第８図、第９図の実施例ではＶＣＩ電圧
を基板に与える場合を示しているが、もちろん基板電位
を高くすることが出来る他の電源端子でも同様に構成で
き、上記実施例と同様の効果を奏する。
を基板に与える場合を示しているが、もちろん基板電位
を高くすることが出来る他の電源端子でも同様に構成で
き、上記実施例と同様の効果を奏する。
以上のように、この発明に係る半導体装置によれば、分
周回路が作り込まれた半絶縁性基板の電位を回路素子の
活性層より高（なるようにしたので、回路素子の発振が
無くなり、分周回路の出力信号が位相変調されなくなり
、正確な出力信号が得られる効果がある。
周回路が作り込まれた半絶縁性基板の電位を回路素子の
活性層より高（なるようにしたので、回路素子の発振が
無くなり、分周回路の出力信号が位相変調されなくなり
、正確な出力信号が得られる効果がある。
第１図はこの発明の一実施例による分周回路のパッケー
ジの配置図、第２図はその回路図、第３図および第４図
は本発明の第３の実施例を示す図、第５図および第６図
は本発明の第２の実施例を示す図、第７図、第８図、第
９図はそれぞれ本発明の第４．第５．第６の実施例を示
す図、第１０図は従来の分周回路のパッケージの配置図
、第１）図は第１０図の回路図、第１２図は分周回路を
用いて構成した位相同期周波数シンセサイザを示１図、
第１３図は停止モードを持つ分周回路を示１図で、第１
３図（ａ）はその概略ブロック図、第１３図ｆｂｌはそ
の動作表を示す図、第１４図は分周回路を構成する論理
ゲートの回路図、第１５図は分周回路により位相誤差が
生じることを説明するための波形図、第１６図は分周回
路を構成する電界効果型ｌ・ランジスタの断面図である
。 図において、１は半絶縁性基板１．．２はバッケー・ジ
の内部、Ｐｌは入力端子、Ｂ２は電Ｂ端子、Ｂ３は分周
出力端子、Ｂ４は接地端子、Ｂ５は電流制限用端子、Ｂ
６はリファレンス電圧入力端子、Ｌｌ−Ｌ８はリード、
Ｉ４φはフレーム、Ｗ、・Ｗ１〜Ｗ７はボンディングワ
イヤ、ＩＮは分周周波数入力端子、■覧はリファレンス
電圧、ｖｎｏは電源電圧、ｖｅｓは電流制限用脂）乙、
ＯＵＴは出力端子、ＧＮＤは接地端子、■、は基板電位
電源、Ｂ２は貫通孔、Ｂ３は裏面電極、Ｂ４は導電層、
Ａ１はＶＣＯＳＡ２は分周回路、Ａ３は発振器、Ａ、
４は位相比較回路、Ａ５は制御回路である。
ジの配置図、第２図はその回路図、第３図および第４図
は本発明の第３の実施例を示す図、第５図および第６図
は本発明の第２の実施例を示す図、第７図、第８図、第
９図はそれぞれ本発明の第４．第５．第６の実施例を示
す図、第１０図は従来の分周回路のパッケージの配置図
、第１）図は第１０図の回路図、第１２図は分周回路を
用いて構成した位相同期周波数シンセサイザを示１図、
第１３図は停止モードを持つ分周回路を示１図で、第１
３図（ａ）はその概略ブロック図、第１３図ｆｂｌはそ
の動作表を示す図、第１４図は分周回路を構成する論理
ゲートの回路図、第１５図は分周回路により位相誤差が
生じることを説明するための波形図、第１６図は分周回
路を構成する電界効果型ｌ・ランジスタの断面図である
。 図において、１は半絶縁性基板１．．２はバッケー・ジ
の内部、Ｐｌは入力端子、Ｂ２は電Ｂ端子、Ｂ３は分周
出力端子、Ｂ４は接地端子、Ｂ５は電流制限用端子、Ｂ
６はリファレンス電圧入力端子、Ｌｌ−Ｌ８はリード、
Ｉ４φはフレーム、Ｗ、・Ｗ１〜Ｗ７はボンディングワ
イヤ、ＩＮは分周周波数入力端子、■覧はリファレンス
電圧、ｖｎｏは電源電圧、ｖｅｓは電流制限用脂）乙、
ＯＵＴは出力端子、ＧＮＤは接地端子、■、は基板電位
電源、Ｂ２は貫通孔、Ｂ３は裏面電極、Ｂ４は導電層、
Ａ１はＶＣＯＳＡ２は分周回路、Ａ３は発振器、Ａ、
４は位相比較回路、Ａ５は制御回路である。
Claims (7)
- （１）半絶縁性基板上に形成された電界効果形トランジ
スタを含む回路素子より構成された分周回路において、 この分周回路が形成されている半絶縁性基板の電位を分
周回路に供給される電源の中で最も低いものよりも高い
電位としたことを特徴とする半導体装置。 - （２）前記半絶縁性基板の電位を、分周回路の電流制御
用端子の電位としたことを特徴とする請求項１記載の半
導体装置。 - （３）前記半絶縁性基板の電位を、分周回路に供給され
る電源の中で最も高い電源の電位としたことを特徴とす
る請求項１記載の半導体装置。 - （４）前記半絶縁性基板への電圧の供給が、パッケージ
のマウント部を介し、半絶縁性基板に対し、分周回路が
形成されている裏面より行われることを特徴とする請求
項１記載の半導体装置。 - （５）前記半絶縁性基板への電圧の供給が、分周回路が
形成されている側より、電圧供給端子を介して行われる
ことを特徴とする請求項１記載の半導体装置。 - （６）前記半絶縁性基板への電圧の供給が、分周回路が
形成されている側より、裏面まで貫通した穴を介し、裏
面より行われることを特徴とする請求項１記載の半導体
装置。 - （７）前記半絶縁性基板への電圧の供給が、半絶縁性基
板内部に形成された導電層を介して行われることを特徴
とする請求項１記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334347A JPH0831791B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
| US07/455,134 US5163169A (en) | 1988-12-28 | 1989-12-22 | Frequency divider having the power supply connected to the gaas substrate |
| EP89313643A EP0376718B1 (en) | 1988-12-28 | 1989-12-28 | A semiconductor device |
| DE68924583T DE68924583T2 (de) | 1988-12-28 | 1989-12-28 | Halbleitereinrichtung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334347A JPH0831791B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02179031A true JPH02179031A (ja) | 1990-07-12 |
| JPH0831791B2 JPH0831791B2 (ja) | 1996-03-27 |
Family
ID=18276350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334347A Expired - Lifetime JPH0831791B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5163169A (ja) |
| EP (1) | EP0376718B1 (ja) |
| JP (1) | JPH0831791B2 (ja) |
| DE (1) | DE68924583T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4810904B2 (ja) * | 2005-07-20 | 2011-11-09 | ソニー株式会社 | 高周波スイッチ回路を有する高周波装置 |
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| JPS60127763A (ja) * | 1983-12-15 | 1985-07-08 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ |
| JPS61171158A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Ltd | ＧａＡｓ集積回路装置 |
| JPS6322744U (ja) * | 1986-07-30 | 1988-02-15 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4092548A (en) * | 1977-03-15 | 1978-05-30 | International Business Machines Corporation | Substrate bias modulation to improve mosfet circuit performance |
| NL8302731A (nl) * | 1983-08-02 | 1985-03-01 | Philips Nv | Halfgeleiderinrichting. |
| JPS61164249A (ja) * | 1985-01-16 | 1986-07-24 | Fujitsu Ltd | 半導体装置 |
| US4725813A (en) | 1985-04-22 | 1988-02-16 | Nec Corporation | MOS type circuit device |
| US4717836A (en) | 1986-02-04 | 1988-01-05 | Burr-Brown Corporation | CMOS input level shifting circuit with temperature-compensating n-channel field effect transistor structure |
| JPS63279491A (ja) * | 1987-05-12 | 1988-11-16 | Mitsubishi Electric Corp | 半導体ダイナミツクｒａｍ |
| US4791318A (en) | 1987-12-15 | 1988-12-13 | Analog Devices, Inc. | MOS threshold control circuit |
| FR2625052A1 (fr) * | 1987-12-18 | 1989-06-23 | Labo Electronique Physique | Circuit hyperfrequences comprenant au moins un transistor a effet de champ charge |
-
1988
- 1988-12-28 JP JP63334347A patent/JPH0831791B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-22 US US07/455,134 patent/US5163169A/en not_active Expired - Fee Related
- 1989-12-28 EP EP89313643A patent/EP0376718B1/en not_active Expired - Lifetime
- 1989-12-28 DE DE68924583T patent/DE68924583T2/de not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567160A (en) * | 1978-11-14 | 1980-05-21 | Fujitsu Ltd | Semiconductor memory storage |
| JPS57122574A (en) * | 1981-01-23 | 1982-07-30 | Toshiba Corp | Mos type integrated circuit |
| JPS60127763A (ja) * | 1983-12-15 | 1985-07-08 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ |
| JPS61171158A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Ltd | ＧａＡｓ集積回路装置 |
| JPS6322744U (ja) * | 1986-07-30 | 1988-02-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68924583D1 (de) | 1995-11-23 |
| EP0376718B1 (en) | 1995-10-18 |
| DE68924583T2 (de) | 1996-06-05 |
| JPH0831791B2 (ja) | 1996-03-27 |
| US5163169A (en) | 1992-11-10 |
| EP0376718A1 (en) | 1990-07-04 |
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