JPH0217930B2 - - Google Patents
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- JPH0217930B2 JPH0217930B2 JP56077651A JP7765181A JPH0217930B2 JP H0217930 B2 JPH0217930 B2 JP H0217930B2 JP 56077651 A JP56077651 A JP 56077651A JP 7765181 A JP7765181 A JP 7765181A JP H0217930 B2 JPH0217930 B2 JP H0217930B2
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- JP
- Japan
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- layer
- silicon layer
- substrate
- gate electrode
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- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。特
に、MOS型電界効果トランジスタの製造方法に
関する。更に詳しくは、モリブデン（Mo）、タ
ングステン（Ｗ）等の高融点金属よりなるゲート
電極を有するMOS型電界効果トランジスタの製
造方法の改良に関する。
に、MOS型電界効果トランジスタの製造方法に
関する。更に詳しくは、モリブデン（Mo）、タ
ングステン（Ｗ）等の高融点金属よりなるゲート
電極を有するMOS型電界効果トランジスタの製
造方法の改良に関する。
微細化が半導体装置にとつて重要な要請である
ことは言うまでもないが、MOS型電界効果トラ
ンジスタにとつては高速化やリーク電流の減少も
非常に重要な要請である。MOS型電界効果トラ
ンジスタがスイツチング素子としてあるいは記憶
素子として使用される場合であるからである。
ことは言うまでもないが、MOS型電界効果トラ
ンジスタにとつては高速化やリーク電流の減少も
非常に重要な要請である。MOS型電界効果トラ
ンジスタがスイツチング素子としてあるいは記憶
素子として使用される場合であるからである。
これらの要請を満足するために、通常シリコン
ゲートを用いた自己整合（セルフアライン）方式
によりソース・ドレイン領域を形成する方法がと
られている。
ゲートを用いた自己整合（セルフアライン）方式
によりソース・ドレイン領域を形成する方法がと
られている。
ところが、上記セルフアライン構造において
も、ソース・ドレイン領域の横方向拡散が、深さ
方向と同程度広がるため、ゲート端と、ドレイン
端との重なりを避けることは困難であり、この領
域において電界強度が極めて高くなり、ホツトキ
ヤリヤがゲート電極下の絶縁膜中にトラツプされ
やすく、その結果、スレシヨルド電圧及び相互コ
ンダクタンスが変動し、耐圧も低下し、リーク電
流も増加するという多くの欠点が惹起される。な
お、素子の微細化、高密度化に伴い、ゲート電極
及び配線の抵抗が無視できないものとなり、これ
を解決し、更に高速化の目的からモリブデン
Mo、タングステンＷ等の高融点金属を使用して
ゲート電極を形成する技術が注目されている。
も、ソース・ドレイン領域の横方向拡散が、深さ
方向と同程度広がるため、ゲート端と、ドレイン
端との重なりを避けることは困難であり、この領
域において電界強度が極めて高くなり、ホツトキ
ヤリヤがゲート電極下の絶縁膜中にトラツプされ
やすく、その結果、スレシヨルド電圧及び相互コ
ンダクタンスが変動し、耐圧も低下し、リーク電
流も増加するという多くの欠点が惹起される。な
お、素子の微細化、高密度化に伴い、ゲート電極
及び配線の抵抗が無視できないものとなり、これ
を解決し、更に高速化の目的からモリブデン
Mo、タングステンＷ等の高融点金属を使用して
ゲート電極を形成する技術が注目されている。
本発明の目的は上記の欠点を解消することにあ
り、モリブデン（Mo）、タングステン（Ｗ）等
の高融点金属よりなるゲート電極を有するMOS
型電界効果トランジスタにおいて、ゲート端とド
レイン端との重なる領域を減少せしめ、この領域
における電界強度が低く、そのため、ホツトキヤ
リヤがゲート電極中にトラツプされることがな
く、したがつて、スレシヨルド電圧が安定してお
り、耐圧が高く、リーク電流も少ないMOS型電
界効果トランジスタを有する半導体装置を製造す
る方法を提供することにある。
り、モリブデン（Mo）、タングステン（Ｗ）等
の高融点金属よりなるゲート電極を有するMOS
型電界効果トランジスタにおいて、ゲート端とド
レイン端との重なる領域を減少せしめ、この領域
における電界強度が低く、そのため、ホツトキヤ
リヤがゲート電極中にトラツプされることがな
く、したがつて、スレシヨルド電圧が安定してお
り、耐圧が高く、リーク電流も少ないMOS型電
界効果トランジスタを有する半導体装置を製造す
る方法を提供することにある。
その要旨は、まず、通常の手法により、Ｐ型又
はＮ型にドープされたシリコン（Si）等の半導体
基板の表面の素子形成領域以外の領域に選択的に
二酸化シリコン（SiO2）等よりなるフイールド
絶縁膜を形成し、一方、上記の素子形成領域には
別途直接酸化により形成した二酸化シリコン
（SiO2）等よりなるゲート絶縁膜を形成し、この
上にモリブデン（Mo）、タングステン（Ｗ）等
の高融点金属よりなる層を蒸着法又はイオン堆積
法又は化学気相成長法等を使用して形成し、この
高融点金属層を四弗化炭素（CF4）と酸素（O2）
との混合ガスを反応性物質としてなす反応性プラ
ズマエツチング法等を使用してパターニングして
ゲート電極を形成した後、基板全面に多結晶シリ
コン（Poly−Si）層を化学気相成長法を使用し
て成長させるなり、非晶質シリコン
（Amorphous−Si）層をスパツタリング法イオン
堆積法等を使用して堆積するなりし、その多結晶
シリコン層または非晶質シリコン層を通して基板
の導電型と反対導電型の不純物をイオン注入法を
使用して半導体基板中に導入し、つづいて、酸素
アニール法を適用することにある。ここで、(イ)イ
オン注入工程においては、不純物はゲート電極の
側面に形成された非単結晶シリコン（Si）層に妨
げられてゲート電極に接する領域には注入され
ず、(ロ)この不純物はその後のアニール工程によつ
て拡散してソース・ドレイン領域を形成するが、
ゲート電極とソース・ドレイン領域との間の重な
り部分を従来の自己整合型と比較して上記シリコ
ン（Si）層の厚さだけ減少させる。その結果、ゲ
ート電極とソース・ドレイン領域との間に高い電
界強度を発生させることはない。一方、(ハ)シリコ
ン（Si）層は酸化されて二酸化シリコン（SiO2）
層に変化するとともに、(ニ)モリブデン（Mo）、
タングステン（Ｗ）等の高融点金属よりなるゲー
ト電極の表面はシリコン（Si）と反応して、珪化
モリブデン（MoSi2）、珪化タングステン
（WSi2）等のシリサイドに変化する。ところで、
珪化モリブデン（MoSi2）、珪化タングステン
（WSi2）等は導電性ではあるが比較的緻密であり
酸素O2の拡散を遮断する。したがつて、このシ
リサイド薄膜の生成によつて、ゲート電極が一定
限度以上酸化されることは防止される。上記せる
とおり、ゲート電極とソース・ドレイン領域との
間に高い電界強度が発生しないから、ホツトキヤ
リヤがゲートにトラツプされて、半導体装置のス
レシヨルド電圧及び相互コンダクタンスを変動し
たり、耐圧を低下させたり、又リーク電流を増加
させたりするというような欠点は除去される。一
方、この工程において、高融点金属が酸化されて
昇華性の酸化物に変化するという副作用の発生も
有効に防止される。本発明の要旨である上記の工
程につづけて、通常の手法により、ソース・ドレ
イン電極領域上の二酸化シリコン（SiO2）層に
開口を設け、この上にアルミニユウム（Al）等
を蒸着した後これをパターニングし、ソース・ド
レイン電極・配線を作成する。
はＮ型にドープされたシリコン（Si）等の半導体
基板の表面の素子形成領域以外の領域に選択的に
二酸化シリコン（SiO2）等よりなるフイールド
絶縁膜を形成し、一方、上記の素子形成領域には
別途直接酸化により形成した二酸化シリコン
（SiO2）等よりなるゲート絶縁膜を形成し、この
上にモリブデン（Mo）、タングステン（Ｗ）等
の高融点金属よりなる層を蒸着法又はイオン堆積
法又は化学気相成長法等を使用して形成し、この
高融点金属層を四弗化炭素（CF4）と酸素（O2）
との混合ガスを反応性物質としてなす反応性プラ
ズマエツチング法等を使用してパターニングして
ゲート電極を形成した後、基板全面に多結晶シリ
コン（Poly−Si）層を化学気相成長法を使用し
て成長させるなり、非晶質シリコン
（Amorphous−Si）層をスパツタリング法イオン
堆積法等を使用して堆積するなりし、その多結晶
シリコン層または非晶質シリコン層を通して基板
の導電型と反対導電型の不純物をイオン注入法を
使用して半導体基板中に導入し、つづいて、酸素
アニール法を適用することにある。ここで、(イ)イ
オン注入工程においては、不純物はゲート電極の
側面に形成された非単結晶シリコン（Si）層に妨
げられてゲート電極に接する領域には注入され
ず、(ロ)この不純物はその後のアニール工程によつ
て拡散してソース・ドレイン領域を形成するが、
ゲート電極とソース・ドレイン領域との間の重な
り部分を従来の自己整合型と比較して上記シリコ
ン（Si）層の厚さだけ減少させる。その結果、ゲ
ート電極とソース・ドレイン領域との間に高い電
界強度を発生させることはない。一方、(ハ)シリコ
ン（Si）層は酸化されて二酸化シリコン（SiO2）
層に変化するとともに、(ニ)モリブデン（Mo）、
タングステン（Ｗ）等の高融点金属よりなるゲー
ト電極の表面はシリコン（Si）と反応して、珪化
モリブデン（MoSi2）、珪化タングステン
（WSi2）等のシリサイドに変化する。ところで、
珪化モリブデン（MoSi2）、珪化タングステン
（WSi2）等は導電性ではあるが比較的緻密であり
酸素O2の拡散を遮断する。したがつて、このシ
リサイド薄膜の生成によつて、ゲート電極が一定
限度以上酸化されることは防止される。上記せる
とおり、ゲート電極とソース・ドレイン領域との
間に高い電界強度が発生しないから、ホツトキヤ
リヤがゲートにトラツプされて、半導体装置のス
レシヨルド電圧及び相互コンダクタンスを変動し
たり、耐圧を低下させたり、又リーク電流を増加
させたりするというような欠点は除去される。一
方、この工程において、高融点金属が酸化されて
昇華性の酸化物に変化するという副作用の発生も
有効に防止される。本発明の要旨である上記の工
程につづけて、通常の手法により、ソース・ドレ
イン電極領域上の二酸化シリコン（SiO2）層に
開口を設け、この上にアルミニユウム（Al）等
を蒸着した後これをパターニングし、ソース・ド
レイン電極・配線を作成する。
以下、図面を参照しつつ、本発明の一実施例に
係るMOS型電界効果トランジスタを、基板には
Ｐ型シリコン（Si）基板をゲート電極にはモリブ
デン（Mo）を使用して製造する各主要工程を説
明し、本発明の構成と特有の効果とを明らかにす
る。
係るMOS型電界効果トランジスタを、基板には
Ｐ型シリコン（Si）基板をゲート電極にはモリブ
デン（Mo）を使用して製造する各主要工程を説
明し、本発明の構成と特有の効果とを明らかにす
る。
第１図参照
Ｐ型シリコン（Si）層１を酸化してフイールド
酸化膜２を形成し、これを素子形成領域上から除
去した後、改めて、ゲート酸化膜３を形成し、モ
リブデン（Mo）層を3000Å程度の厚さに蒸着
し、リングラフイー法を使用してマスクを形成し
た後５％の酸素（O2）を含む四弗化炭素（CF4）
を反応性物質としてなす反応性プラズマエツチン
グ法を使用して上記のモリブデン層をパターニン
グしてゲート電極４を形成する。
酸化膜２を形成し、これを素子形成領域上から除
去した後、改めて、ゲート酸化膜３を形成し、モ
リブデン（Mo）層を3000Å程度の厚さに蒸着
し、リングラフイー法を使用してマスクを形成し
た後５％の酸素（O2）を含む四弗化炭素（CF4）
を反応性物質としてなす反応性プラズマエツチン
グ法を使用して上記のモリブデン層をパターニン
グしてゲート電極４を形成する。
つづいて、化学気相成長法を使用して多結晶シ
リコン（Si）層５を厚さ1000〜2000Åに形成す
る。この工程はモノシラン（SiH4）を使用して
600℃程度の反応温度において容易に実施するこ
とができる。
リコン（Si）層５を厚さ1000〜2000Åに形成す
る。この工程はモノシラン（SiH4）を使用して
600℃程度の反応温度において容易に実施するこ
とができる。
第２図参照
燐イオン（P+）又は砒素イオン（As+）に
200KeV程度のエネルギーを与えてイオン注入
し、５×1015／cm2程度にＮ型不純物を基板中に導
入する。この工程においてイオンが注入される領
域の端は1000〜2000Å程度ゲート電極４の端から
水平方向に離れることになる。
200KeV程度のエネルギーを与えてイオン注入
し、５×1015／cm2程度にＮ型不純物を基板中に導
入する。この工程においてイオンが注入される領
域の端は1000〜2000Å程度ゲート電極４の端から
水平方向に離れることになる。
つづいて、900℃〜1100℃程度の温度で10〜50
分間程度湿性酸素（H2O＋O2）中で酸素（O2）
アニールする。この工程によつて、(イ)多結晶シリ
コン（Si）層５は酸化されて二酸化シリコン
（SiO2）層５′となり、(ロ)イオン注入されたＮ型
不純物が拡散して深さ2000〜3000Å程度のソー
ス・ドレイン領域６，７が形成され、(ハ)ゲート電
極４の表層が珪化されて珪化モリブデン
（MoSi2）層が形成される。Ｎ型不純物は横方向
にも拡散するから、ゲート４，４′の端とソー
ス・ドレイン領域６，７の端との重なり領域は最
も悪い条件でも1000Å以下にすることが可能であ
る。条件によつては、ほぼ零とすることも可能で
ある。一方、珪化モリブデン（MoSi2）は緻密で
あり、ある程度以上の酸化を防止する。さもない
と、モリブデン（Mo）が酸化されて酸化モリブ
デン（MoO3）となり、この物質は昇華性である
から、ゲート電極４が消失することになりうる
が、左様な弊害は有効に防止される。
分間程度湿性酸素（H2O＋O2）中で酸素（O2）
アニールする。この工程によつて、(イ)多結晶シリ
コン（Si）層５は酸化されて二酸化シリコン
（SiO2）層５′となり、(ロ)イオン注入されたＮ型
不純物が拡散して深さ2000〜3000Å程度のソー
ス・ドレイン領域６，７が形成され、(ハ)ゲート電
極４の表層が珪化されて珪化モリブデン
（MoSi2）層が形成される。Ｎ型不純物は横方向
にも拡散するから、ゲート４，４′の端とソー
ス・ドレイン領域６，７の端との重なり領域は最
も悪い条件でも1000Å以下にすることが可能であ
る。条件によつては、ほぼ零とすることも可能で
ある。一方、珪化モリブデン（MoSi2）は緻密で
あり、ある程度以上の酸化を防止する。さもない
と、モリブデン（Mo）が酸化されて酸化モリブ
デン（MoO3）となり、この物質は昇華性である
から、ゲート電極４が消失することになりうる
が、左様な弊害は有効に防止される。
第３図参照
以下、通常の手法をもつて、ソース・ドレイン
領域上の二酸化シリコン（SiO2）層５′，３に開
口を設け、アルミニユウム（Al）等を蒸着の上
パターニングしてソース・ドレイン電極・配線
８，９を形成する。ここで、ゲート電極４，４′
は二酸化シリコン（Si）層５′で絶縁されている
から、ゲート電極４，４′とソース・ドレイン電
極・配線８，９とを絶縁するための燐珪酸ガラス
（PSG）層等の形成は省略することもできる。
領域上の二酸化シリコン（SiO2）層５′，３に開
口を設け、アルミニユウム（Al）等を蒸着の上
パターニングしてソース・ドレイン電極・配線
８，９を形成する。ここで、ゲート電極４，４′
は二酸化シリコン（Si）層５′で絶縁されている
から、ゲート電極４，４′とソース・ドレイン電
極・配線８，９とを絶縁するための燐珪酸ガラス
（PSG）層等の形成は省略することもできる。
以上説明せるとおり、本発明によれば、モリブ
デン（Mo）、タングステン（Ｗ）等の高融点金
属よりなるゲート電極を有するMOS型電界効果
トランジスタにおいて、ゲート端とドレイン端と
の重なる領域における電界集中を防止し、そのた
め、ホツトキヤリヤがゲート中にトラツプされる
ことがなく、したがつて、スレシヨルド電圧が安
定しており、耐圧が高く、リーク電流も少なく、
論理素子演算素子等として使用するときは電源電
圧のマージンが小さく、高速であり、又記憶素子
として使用するときはリフレツシユ間隔が短く、
いずれの場合においても高性能であり高集積度の
MOS型電界効果トランジスタを有する半導体装
置を製造することができる。又、通常の高融点金
属ゲートにおいては、その表面を酸化性雰囲気に
晒すことが不可能であるため、燐珪酸ガラス
（PSG）、二酸化シリコン（SiO2）等の絶縁膜で
直接被覆することができない。それに対し、本発
明によればその表面に非酸化性雰囲気中で、シリ
コン層を形成した後酸化し、同時に酸化保護膜と
なるシリサイド層を形成するため結果的に高融点
金属ゲートの表面を絶縁膜で覆うことができる。
デン（Mo）、タングステン（Ｗ）等の高融点金
属よりなるゲート電極を有するMOS型電界効果
トランジスタにおいて、ゲート端とドレイン端と
の重なる領域における電界集中を防止し、そのた
め、ホツトキヤリヤがゲート中にトラツプされる
ことがなく、したがつて、スレシヨルド電圧が安
定しており、耐圧が高く、リーク電流も少なく、
論理素子演算素子等として使用するときは電源電
圧のマージンが小さく、高速であり、又記憶素子
として使用するときはリフレツシユ間隔が短く、
いずれの場合においても高性能であり高集積度の
MOS型電界効果トランジスタを有する半導体装
置を製造することができる。又、通常の高融点金
属ゲートにおいては、その表面を酸化性雰囲気に
晒すことが不可能であるため、燐珪酸ガラス
（PSG）、二酸化シリコン（SiO2）等の絶縁膜で
直接被覆することができない。それに対し、本発
明によればその表面に非酸化性雰囲気中で、シリ
コン層を形成した後酸化し、同時に酸化保護膜と
なるシリサイド層を形成するため結果的に高融点
金属ゲートの表面を絶縁膜で覆うことができる。
第１〜３図は、本発明の一実施例に係るMOS
型電界効果トランジスタの製造方法における各主
要工程を説明する基板断面図である。 １……基板、２……フイールド絶縁膜、３……
ゲート絶縁膜、４……ゲート電極（モリブデン）、
４′……ゲート電極（珪化モリブデン）、５……多
結晶シリコン膜、５′……二酸化シリコン膜、６，
７……ソース・ドレイン領域、８，９……ソー
ス・ドレイン電極・配線。
型電界効果トランジスタの製造方法における各主
要工程を説明する基板断面図である。 １……基板、２……フイールド絶縁膜、３……
ゲート絶縁膜、４……ゲート電極（モリブデン）、
４′……ゲート電極（珪化モリブデン）、５……多
結晶シリコン膜、５′……二酸化シリコン膜、６，
７……ソース・ドレイン領域、８，９……ソー
ス・ドレイン電極・配線。
Claims (1)
- １ 一導電型を有する半導体基板上表面の素子形
成領域以外の領域に選択的にフイールド絶縁膜を
形成し、前記基板の上表面の前記素子形成領域に
ゲート絶縁膜を形成し、該ゲート絶縁膜上のゲー
ト電極形成領域に高融点金属層を選択的に形成し
てゲート電極を形成し、ソース・ドレイン電極形
成領域に前記基板の含有する不純物とは異なる導
電型の不純物を導入し、前記ソース・ドレイン電
極形成領域上のゲート絶縁膜を選択的に除去し、
ここにソース・ドレイン電極を形成してなす
MOS型電界効果トランジスタの製造方法におい
て、前記高融点金属層よりなるゲート電極作成
後、前記基板表面に多結晶シリコン層または非晶
質シリコン層を形成し、前記基板の含有する不純
物とは異なる導電型を有する不純物を前記多結晶
シリコン層または非晶質シリコン層を通して前記
基板中にイオン注入し、更に、酸素雰囲気中にお
けるアニールを実施することにより、前記多結晶
シリコン層または非晶質シリコン層を二酸化シリ
コン層に変換すると共に前記高融点金属層表面に
高融点金属シリサイド層を形成する工程を含むこ
とを特徴とする、MOS型電界効果トランジスタ
を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56077651A JPS57193063A (en) | 1981-05-22 | 1981-05-22 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56077651A JPS57193063A (en) | 1981-05-22 | 1981-05-22 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57193063A JPS57193063A (en) | 1982-11-27 |
| JPH0217930B2 true JPH0217930B2 (ja) | 1990-04-24 |
Family
ID=13639789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56077651A Granted JPS57193063A (en) | 1981-05-22 | 1981-05-22 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57193063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434827U (ja) * | 1990-07-16 | 1992-03-24 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010059735A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 금속 게이트전극을 갖는 모스트랜지스터 제조방법 |
-
1981
- 1981-05-22 JP JP56077651A patent/JPS57193063A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434827U (ja) * | 1990-07-16 | 1992-03-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57193063A (en) | 1982-11-27 |
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