JPH02181660A - ロジックアナライザ - Google Patents
ロジックアナライザInfo
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- JPH02181660A JPH02181660A JP1285112A JP28511289A JPH02181660A JP H02181660 A JPH02181660 A JP H02181660A JP 1285112 A JP1285112 A JP 1285112A JP 28511289 A JP28511289 A JP 28511289A JP H02181660 A JPH02181660 A JP H02181660A
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- JP
- Japan
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- signal
- combination
- output
- channel
- logic
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はチャネルセレクタにより選択されるディジタル
入力信号の組合せ中から基準の組合せを検出する検出手
段を具えたロジックアナライザに関するものである。
入力信号の組合せ中から基準の組合せを検出する検出手
段を具えたロジックアナライザに関するものである。
（従来の技術）
このタイプのロジックアナライザはドイツ国特許第２０
６０１８２号明細書から既知であり、これにはワード認
識装置を具えたロジックアナライザが開示されている。
６０１８２号明細書から既知であり、これにはワード認
識装置を具えたロジックアナライザが開示されている。
このロジックアナライザは所定数の入力チャネルと、こ
れら入力チャネル上に同時に存在するビットの組合せを
検出し得るワード認識装置とを含んでいる。この特許は
特に、ワード認識装置を入力チャネル数を越える入力信
号の組合せに対して拡張可能にすることに関するもので
ある。
れら入力チャネル上に同時に存在するビットの組合せを
検出し得るワード認識装置とを含んでいる。この特許は
特に、ワード認識装置を入力チャネル数を越える入力信
号の組合せに対して拡張可能にすることに関するもので
ある。
斯るロジックアナライザは所定のイベントが発生すると
きに信号の有用部分を選択して記憶すると共にデータ収
集の停止をトリガするトリガ部分を含んでいる。このト
リガ動作は垂直トリガ動作と称されており、これは関連
するイベントが所定の時間間隔の間所定のデータワード
が存在することであるためである。このトリガ動作はＮ
個の入力チャネルについて同時に行われる。
きに信号の有用部分を選択して記憶すると共にデータ収
集の停止をトリガするトリガ部分を含んでいる。このト
リガ動作は垂直トリガ動作と称されており、これは関連
するイベントが所定の時間間隔の間所定のデータワード
が存在することであるためである。このトリガ動作はＮ
個の入力チャネルについて同時に行われる。
（発明が解決しようとする課題）
しかし、前記特許明細書のものはロジックアナライザの
使用を容易にする異なるタイプのトリガ動作、即ち試験
すべき装置の誤動作を表わす信号の組合せを検出可能に
する水平トリガ動作を実行することができない。これが
ため本発明が解決すべき課題は垂直トリガでも水平トリ
ガでもユーザが随意に選択使用し得るロジックアナライ
ザを実現することにある。トリガ動作は単一の入力チャ
ネルに作用して入力データの流れの中から所定の時系列
の存在を検出する必要がある。更に、製造コストを下げ
るためにこの目的を少数の素子で達成する必要がある。
使用を容易にする異なるタイプのトリガ動作、即ち試験
すべき装置の誤動作を表わす信号の組合せを検出可能に
する水平トリガ動作を実行することができない。これが
ため本発明が解決すべき課題は垂直トリガでも水平トリ
ガでもユーザが随意に選択使用し得るロジックアナライ
ザを実現することにある。トリガ動作は単一の入力チャ
ネルに作用して入力データの流れの中から所定の時系列
の存在を検出する必要がある。更に、製造コストを下げ
るためにこの目的を少数の素子で達成する必要がある。
本発明は上記の課題を解決するために、前記検出手段は
２つの動作モードに従って、プログラムされた基準の組
合せが再生されるときにトリガ信号を発生し、 ・第１のモードにおいては選択すべき入力信号の組合せ
を所定の瞬時に種々の入力チャネル上に現われるビット
で構成し、該入力信号の組合せが第１の所定の期間より
長い期間の間じゅう維持されるときにチャネルセレクタ
の出力信号が、前記第１の所定の期間を決めるターゲッ
ト値がロードされているカウンタを、チャネルセレクタ
の出力でイネーブルされるクロックの制御の下で始動さ
せ、そのカウント値がこのターゲット値に到達するとき
イネーブル信号を発生してこれを第１のメモリ手段に記
憶するようにし、・第２のモードにおいては選択すべき
入力信号の組合せを第２の所定期間より短い期間の間に
同一のチャネル上に順次に現れる同一のビットで構成し
、チャネルセレクタの出力信号が第２のターゲット値が
ロードされている前記カウンタを始動し、前記選択すべ
き入力信号の組合せの持続時間がこのターゲット値によ
り決まる第２の所定期間より短いときに第２のイネーブ
ル信号を発生し、これを第２のメモリ手段に記憶するよ
うにし、 上記のモード選択は入力端においてチャネルセレクタに
チャネル制御信号を供給すると共に出力側において、前
記記憶イネーブル信号を受信しトリガ信号を発生するマ
ルチプレクサにモード信号を供給することによって行わ
れるようにしたことを特徴とする。
２つの動作モードに従って、プログラムされた基準の組
合せが再生されるときにトリガ信号を発生し、 ・第１のモードにおいては選択すべき入力信号の組合せ
を所定の瞬時に種々の入力チャネル上に現われるビット
で構成し、該入力信号の組合せが第１の所定の期間より
長い期間の間じゅう維持されるときにチャネルセレクタ
の出力信号が、前記第１の所定の期間を決めるターゲッ
ト値がロードされているカウンタを、チャネルセレクタ
の出力でイネーブルされるクロックの制御の下で始動さ
せ、そのカウント値がこのターゲット値に到達するとき
イネーブル信号を発生してこれを第１のメモリ手段に記
憶するようにし、・第２のモードにおいては選択すべき
入力信号の組合せを第２の所定期間より短い期間の間に
同一のチャネル上に順次に現れる同一のビットで構成し
、チャネルセレクタの出力信号が第２のターゲット値が
ロードされている前記カウンタを始動し、前記選択すべ
き入力信号の組合せの持続時間がこのターゲット値によ
り決まる第２の所定期間より短いときに第２のイネーブ
ル信号を発生し、これを第２のメモリ手段に記憶するよ
うにし、 上記のモード選択は入力端においてチャネルセレクタに
チャネル制御信号を供給すると共に出力側において、前
記記憶イネーブル信号を受信しトリガ信号を発生するマ
ルチプレクサにモード信号を供給することによって行わ
れるようにしたことを特徴とする。
チャネル選択を垂直又は水平トリガ動作に応じて実行す
るため、前記チャネルセレクタは、各チャネルごとに、
ｎ個のチャネルの１チャネルの入力信号を受信すると共
に、第１の基準の組合せのｎビットの１ビットを受信す
る第１の論理ゲートと、この第１の論理ゲートの出力を
受信すると共に第２の基準の組合せのｎビットの１ビッ
トを受信する第２の論理ゲートとを具え、第１および第
２の基準の組合せの一方により任意の２進ワードを選択
するようにし、他方の基準の組合せによりチャネル制御
チャネルを構成するｎ個のチャネル０１つを選択するよ
うにし、各チャネルに割当てられた第２の論理ゲートの
出力をこれらの全出力の論理積演算を行う１つの論理ゲ
ートで合成してチャネルセレクタの出力信号を発生させ
るようにする。
るため、前記チャネルセレクタは、各チャネルごとに、
ｎ個のチャネルの１チャネルの入力信号を受信すると共
に、第１の基準の組合せのｎビットの１ビットを受信す
る第１の論理ゲートと、この第１の論理ゲートの出力を
受信すると共に第２の基準の組合せのｎビットの１ビッ
トを受信する第２の論理ゲートとを具え、第１および第
２の基準の組合せの一方により任意の２進ワードを選択
するようにし、他方の基準の組合せによりチャネル制御
チャネルを構成するｎ個のチャネル０１つを選択するよ
うにし、各チャネルに割当てられた第２の論理ゲートの
出力をこれらの全出力の論理積演算を行う１つの論理ゲ
ートで合成してチャネルセレクタの出力信号を発生させ
るようにする。
このようにすると、プログラムされた全てのチャネルを
同時に検査し、基準の組合せが所定の期間中、現れたか
否かを検出することができる。同様に、単一のチャネル
を選択して所定の期間に亘って検査し、基準の組合せが
所定の期間より短い期間中現れたか否かを検出すること
ができる。垂直トリガ動作に対してはチャネルセレクタ
はワードＥ１ｍも実行する。その出力をフリップフロッ
プに記憶してマルチプレクサに供給することができる。
同時に検査し、基準の組合せが所定の期間中、現れたか
否かを検出することができる。同様に、単一のチャネル
を選択して所定の期間に亘って検査し、基準の組合せが
所定の期間より短い期間中現れたか否かを検出すること
ができる。垂直トリガ動作に対してはチャネルセレクタ
はワードＥ１ｍも実行する。その出力をフリップフロッ
プに記憶してマルチプレクサに供給することができる。
水平トリガ動作に対してはワード認識はフリップフロッ
プを後続させたカウンタにより実行される。
プを後続させたカウンタにより実行される。
（実施例）
図面につき本発明を説明する。
第１図は本発明による信号組合せを検出する検出手段の
回路図を示し、第２図はチャネルセレクタの詳細回路図
を示すものである。
回路図を示し、第２図はチャネルセレクタの詳細回路図
を示すものである。
第２図において、チャネルセレクタ１０は入力バス１１
にロジックアナライザの入力チャネル信号を受信する。
にロジックアナライザの入力チャネル信号を受信する。
このセレクタ１０は垂直トリガモードにおいてチャネル
の選択とともにワード認識を可能るするビット組合せＣ
を受信する。このセレクタ１０はロジックアナライザの
全ての入力チャネルの中から１つのチャネルの選択を可
能にするビット組合せＢも受信する。
の選択とともにワード認識を可能るするビット組合せＣ
を受信する。このセレクタ１０はロジックアナライザの
全ての入力チャネルの中から１つのチャネルの選択を可
能にするビット組合せＢも受信する。
垂直トリガモードにおいて基準の組合せが入力チャネル
上に同時に現れると、点Ａの信号が所定の論理状態、例
えば“１”状態に変化する。この動作モードを第３Ａ図
に示しである。信号Ａが“１′。
上に同時に現れると、点Ａの信号が所定の論理状態、例
えば“１”状態に変化する。この動作モードを第３Ａ図
に示しである。信号Ａが“１′。
状態に変化すると、ＡＮＤゲート１４（第１図）がカウ
ンタ１２のクロック信号として作用する信号ＣＬＩを供
給する。このカウンタには所定の持続時間を決めるター
ゲット値Ｍが予めロードされている。
ンタ１２のクロック信号として作用する信号ＣＬＩを供
給する。このカウンタには所定の持続時間を決めるター
ゲット値Ｍが予めロードされている。
これがため、例えばＭがマクロツクパルスの持続時間に
プログラムされている場合には、７クロツクパルスより
短い持続時間を有する“１″状態信号Ａはこのカウンタ
の出力ＴＣに何の変化も生じさせない（Ｐｉの場合）。
プログラムされている場合には、７クロツクパルスより
短い持続時間を有する“１″状態信号Ａはこのカウンタ
の出力ＴＣに何の変化も生じさせない（Ｐｉの場合）。
これに対し、信号へが７クロツクパルスより長い持続時
間に亘って“１”状態のままである場合（ｐ２の場合）
には、出力ＴＣが論理“１”状態に変化し、双安定マル
チバイブレータ１５の出力Ｓ１もこれに従ってクロック
ＣＬ２の立下り縁で論理“１”状態に変化する。
間に亘って“１”状態のままである場合（ｐ２の場合）
には、出力ＴＣが論理“１”状態に変化し、双安定マル
チバイブレータ１５の出力Ｓ１もこれに従ってクロック
ＣＬ２の立下り縁で論理“１”状態に変化する。
水平トリガモードにおいて１つのチャネルが選択される
と、このチャネルに存在する信号が点Ａに現れる。検出
すべきイベントは論理１１１＋１状愈の信号を点Ａに生
ぜしめることであるものとする（第３Ｂ図参照）。Ａ点
の信号が論理“ｌ＋″状態にあるとき、クロックＣＬＩ
が論理１１１＋１状態に変化し、ターゲット値Ｍが予め
ロードされているカウンタ１２のカウント動作の開始を
トリガする。信号ＣＬＩはＲ／Ｓ型フリフリップフロッ
プ１３動してその出力Ｑ、を論理“１”状態にセットす
る。信号Ａがその論理状態を変化する前にカウンタ１２
がターゲット値Ｍ（例えば７クロツクパルス）に到達す
る場合（Ｐ３の場合）には、その出力ＴＣがＲ／Ｓ型フ
リフリップフロップ１３力Ｑ、を論理“θ′°状態に変
化せしめる。信号への立下り縁が現れると、この立下り
縁がＤ型フリップフロップ１６をイネーブルし、このフ
リップフロップが信号Ｑ１を記憶し、その出力Ｓ２は論
理“０″′状態のままになる。
と、このチャネルに存在する信号が点Ａに現れる。検出
すべきイベントは論理１１１＋１状愈の信号を点Ａに生
ぜしめることであるものとする（第３Ｂ図参照）。Ａ点
の信号が論理“ｌ＋″状態にあるとき、クロックＣＬＩ
が論理１１１＋１状態に変化し、ターゲット値Ｍが予め
ロードされているカウンタ１２のカウント動作の開始を
トリガする。信号ＣＬＩはＲ／Ｓ型フリフリップフロッ
プ１３動してその出力Ｑ、を論理“１”状態にセットす
る。信号Ａがその論理状態を変化する前にカウンタ１２
がターゲット値Ｍ（例えば７クロツクパルス）に到達す
る場合（Ｐ３の場合）には、その出力ＴＣがＲ／Ｓ型フ
リフリップフロップ１３力Ｑ、を論理“θ′°状態に変
化せしめる。信号への立下り縁が現れると、この立下り
縁がＤ型フリップフロップ１６をイネーブルし、このフ
リップフロップが信号Ｑ１を記憶し、その出力Ｓ２は論
理“０″′状態のままになる。
カウンタ１２がターゲット値Ｍになる前に信号Ａが論理
″１”状態から論理パ０°′状態に変化する場合（Ｐ４
の場合）には、その出力ＴＣが論理１１１１１状態に変
化せず、信号Ａの立下り縁が現れるときＤ型フリップフ
ロップ１６が論理“′１″状態にある出力Ｑ１を記憶し
、その出力Ｓ２は論理゛１″′状態になる。
″１”状態から論理パ０°′状態に変化する場合（Ｐ４
の場合）には、その出力ＴＣが論理１１１１１状態に変
化せず、信号Ａの立下り縁が現れるときＤ型フリップフ
ロップ１６が論理“′１″状態にある出力Ｑ１を記憶し
、その出力Ｓ２は論理゛１″′状態になる。
従って、マルチプレクサ１７によって信号ＳＥＬにより
垂直又は水平トリガモードを選択し、トリガ信号を供給
することができる。この選択は信号ＳＥＬの遷移を２つ
の動作モードが順次に観測されるようにプログラムする
ことにより実現するのが好ましい。
垂直又は水平トリガモードを選択し、トリガ信号を供給
することができる。この選択は信号ＳＥＬの遷移を２つ
の動作モードが順次に観測されるようにプログラムする
ことにより実現するのが好ましい。
第２図はチャネル１．２−−− Ｎのセレクタ１０を示
している。入力バス１１は反転排他ＯＲ機能を行う論理
ゲー）２０＋、−ｍ−２０１＋に接続する。これらゲー
トは基準の組合せＣを受信する。これらゲートの出力は
Ｎ（ＩＲ機能を行う論理ゲート２１＋、−−−２Ｌで合
成される。これらゲートは基準の組合せＢを受信する。
している。入力バス１１は反転排他ＯＲ機能を行う論理
ゲー）２０＋、−ｍ−２０１＋に接続する。これらゲー
トは基準の組合せＣを受信する。これらゲートの出力は
Ｎ（ＩＲ機能を行う論理ゲート２１＋、−−−２Ｌで合
成される。これらゲートは基準の組合せＢを受信する。
これらゲートの出力は１個又は複数個の論理ゲート、例
えば１個のＮＯＲゲートで合成される。垂直トリガ中は
基準の組合せＢにより全てのゲート２１．〜２１．Ｉを
イネーブル状態にする。入力信号の組合せが基準の組合
せＣに一致するとき、出力Ａが論理“１”状態に変化す
る。
えば１個のＮＯＲゲートで合成される。垂直トリガ中は
基準の組合せＢにより全てのゲート２１．〜２１．Ｉを
イネーブル状態にする。入力信号の組合せが基準の組合
せＣに一致するとき、出力Ａが論理“１”状態に変化す
る。
当業者であればゲートの種類を変更することにより上記
と逆の論理で動作する装置を実現することができること
勿論である。
と逆の論理で動作する装置を実現することができること
勿論である。
第１図は本発明による基準の組合せを検出する検出手段
の回路図、 第２図はチャネルセレクタの詳細回路図、第３Ａおよび
３Ｂ図は第１図の検出手段の２つの動作モードにおける
動作説明用タイミング図である。 １０・・・チャネルセレクタ １１・・・入力バス １２・・・カウンタ １３・・・Ｒ／Ｓ型双安定マルチバイブレータ１４・・
・ＡＮＤゲート １５・・・双安定マルチバイブレータ １６・・・Ｄ型双安定マルチバイブレータ１７・・・マ
ルチプレクサ １、２−−−Ｎ・・・入力チャネル ２０、、２０２．−−−２０．−・・反転排他ＯＲゲー
ト２１、、 ２１＊、−−−２１，・・・ＮＯＲゲート
Ｃ，Ｂ・・・基準の組合せ Ｈ Ｒ６，３Ａ
の回路図、 第２図はチャネルセレクタの詳細回路図、第３Ａおよび
３Ｂ図は第１図の検出手段の２つの動作モードにおける
動作説明用タイミング図である。 １０・・・チャネルセレクタ １１・・・入力バス １２・・・カウンタ １３・・・Ｒ／Ｓ型双安定マルチバイブレータ１４・・
・ＡＮＤゲート １５・・・双安定マルチバイブレータ １６・・・Ｄ型双安定マルチバイブレータ１７・・・マ
ルチプレクサ １、２−−−Ｎ・・・入力チャネル ２０、、２０２．−−−２０．−・・反転排他ＯＲゲー
ト２１、、 ２１＊、−−−２１，・・・ＮＯＲゲート
Ｃ，Ｂ・・・基準の組合せ Ｈ Ｒ６，３Ａ
Claims (1)
- 【特許請求の範囲】 １、チャネルセレクタにより選択されたディジタル入力
信号の組合せの中から基準の組合せを検出する検出手段
を具えたロジックアナライザにおいて、前記検出手段は
２つの動作モードに従って、プログラムされた基準の組
合せが再生されるときにトリガ信号を発生し、・第１の
モードにおいては選択すべき入力信号の組合せを所定の
瞬時に種々の入力チャ ネル上に現われるビットで構成し、該入力 信号の組合せが第１の所定の期間より長い 期間の間じゅう維持されるときにチャネル セレクタの出力信号が、前記第１の所定の 期間を決めるターゲット値がロードされて いるカウンタを、チャネルセレクタの出力 でイネーブルされるクロックの制御の下で 始動させ、そのカウント値がこのターゲッ ト値に到達するときイネーブル信号を発生 してこれを第１のメモリ手段に記憶するよ うにし、 第２のモードにおいては選択すべき入力信 号の組合せを第２の所定期間より短い期間 の間に同一のチャネル上に順次に現れる同 一のビットで構成し、チャネルセレクタの 出力信号が第２のターゲット値がロードさ れている前記カウンタを始動し、前記選択 すべき入力信号の組合せの持続時間がこの ターゲット値により決まる第２の所定期間 より短いときに第２のイネーブル信号を発 生し、これを第２のメモリ手段に記憶する ようにし、 上記のモード選択は入力側においてチャネルセレクタに
チャネル制御信号を供給すると共に出力側において、前
記記憶イネーブル信号を受信しトリガ信号を発生するマ
ルチプレクサにモード信号を供給することによって行わ
れるようにしたことを特徴とするロジックアナライザ。 ２、チャネルセレクタは、ｎ個のチャネルを処理するよ
うに各チャネル毎に、ｎ個のチャネルの１チャネルの入
力信号を受信すると共に、第１の基準の組合せのｎビッ
トの１ビットを受信する第１の論理ゲートと、この第１
の論理ゲートの出力を受信すると共に第２の基準の組合
せのｎビットの１ビットを受信する第２の論理ゲートと
を具え、第１および第２の基準の組合せの一方により任
意の２進ワードを選択するようにし、他方の基準の組合
せによりチャネル制御チャネルを構成するｎ個のチャネ
ルの１つを選択するようにし、各チャネルに割当てられ
た第２の論理ゲートの出力をこれらの全出力の論理積演
算を行う１つの論理ゲートで合成してチャネルセレクタ
の出力信号を発生させるようにしてあることを特徴とす
る請求項１記載のロジックアナライザ。 ３、前記第１のメモリ手段はチャネルセレクタの出力を
記憶する双安定マルチバイブレータで構成してあること
を特徴とする請求項１又は２記載のロジックアナライザ
。 ４、前記第２のメモリ手段はＤ型双安定マルチバイブレ
ータを後続させたＲ／Ｓ型双安定マルチバイブレータで
構成してあることを特徴とする請求項１〜３の何れかに
記載のロジックアナライザ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8814423 | 1988-11-04 | ||
| FR8814423A FR2638865B1 (fr) | 1988-11-04 | 1988-11-04 | Analyseur logique avec double declenchement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181660A true JPH02181660A (ja) | 1990-07-16 |
Family
ID=9371584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1285112A Pending JPH02181660A (ja) | 1988-11-04 | 1989-11-02 | ロジックアナライザ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5031128A (ja) |
| EP (1) | EP0367345B1 (ja) |
| JP (1) | JPH02181660A (ja) |
| DE (1) | DE68924125T2 (ja) |
| FR (1) | FR2638865B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100266691B1 (ko) * | 1998-05-25 | 2000-09-15 | 김영환 | 홀드/리셋 모드 선택 카운터 및 그 실행방법 |
| US6396517B1 (en) | 1999-03-01 | 2002-05-28 | Agilent Technologies, Inc. | Integrated trigger function display system and methodology for trigger definition development in a signal measurement system having a graphical user interface |
| US6327544B1 (en) * | 1999-03-01 | 2001-12-04 | Agilent Technologies, Inc. | Automatic storage of a trigger definition in a signal measurement system |
| JP4408193B2 (ja) * | 2002-08-08 | 2010-02-03 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶装置の試験方法 |
| JP5123150B2 (ja) * | 2008-12-10 | 2013-01-16 | 株式会社東芝 | トリガー信号検出装置 |
| US8531209B2 (en) * | 2009-01-16 | 2013-09-10 | Tektronix, Inc. | Multifunction word recognizer element |
| US8332697B1 (en) * | 2010-07-20 | 2012-12-11 | Xilinx, Inc. | Method and apparatus for triggering and capturing digital circuit signals |
| US8788867B2 (en) | 2011-01-07 | 2014-07-22 | Anue Systems, Inc. | Systems and methods for playback of detected timing events |
| US8533518B2 (en) | 2011-01-07 | 2013-09-10 | Anue Systems, Inc. | Systems and methods for precise timing measurements using high-speed deserializers |
| US8683254B2 (en) | 2011-01-07 | 2014-03-25 | Anue Systems, Inc. | Systems and methods for precise event timing measurements |
| US8850259B2 (en) | 2011-01-07 | 2014-09-30 | Anue Systems, Inc. | Systems and methods for precise generation of phase variation in digital signals |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6039189B2 (ja) * | 1979-05-23 | 1985-09-04 | テクトロニツクス・インコ−ポレイテツド | 信号測定装置 |
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| US4725812A (en) * | 1984-06-04 | 1988-02-16 | Siemens Aktiengesellschaft | Circuit arrangement for identifying specific bit patterns, particularly bit patterns forming synchronization signals and check loop signals and appearing as serial binary signals |
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