JPH02183291A - ピクチャ・イン・ピクチャのための記憶方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は再生される画像データの記憶装置を有する画像
再生装置に関する。

従来の技術 第１の入力源、例えば第１の受信周波数の画像（以下主
画像と称する）と、第２の入力源、例えば第２の受信周
波数の画像（以下縮少画像と称する）とを同時に再生す
る画像再生装置は公知である。この場合、縮少画像は、
画像再生スクリーン上において、主画像によって表示さ
れたスクリーンの一部分に表示される。この画像スクリ
ーンの分割を達成するために、縮少画像のための画像メ
モリを用いることが公知である。主画像に対しては、別
個の画像メモリが用いられる。これらの２つのメモリは
同期的に書込まれ、また同期的に読出される。この場合
、制御器が画像スクリーンに供給される２つのメモリか
らの画像情報の出力を制御する。メモリとして、公知の
ダイナミックメモリまたはスタティックメモリを使用す
ることができる。

さらに、比較的高い画像周波数を形成し、それによって
高い画像再生周波数で画像を再生することのできる回路
が公知である。このために２つのフレームメモリが用い
られる。この場合、一方のフレームメモリへは再生され
る最初の画像が記憶され、他方、同時に、もう１つのフ
レームメモリからは、このメモリに記憶された画像が２
回読み出される。この手法により、一方で２つの画像が
再生され、他方で１つの画像が記憶される。

受信周波数の異なる２るの画像を同時に表示する画像再
生装置に対しては、例えば、縮少画像を記憶するための
画像メモリを使用することができ、他方で他のメモリが
高い周波数での画像再生に対する主画像と縮少画像との
組合せを記憶する。しかし、２つの画像メモリを使用す
る場合は、付加的に２つの制御器が必要でありこれらの
２つの制御器が、回路装置のコストを付加的に高くして
しまう。

画像再生周波数を高めるために、１つの画像を、ただ１
つのフレームメモリに記憶することは公知である。市販
のメモリを使用する場合は１つの書込みサイクルに対し
て２つの読出しサイクルを行なうので、この手法では、
一方で２つの画像が読み出され、他方で１つの画像が書
込まれる。メモリとして２つのインターフェースを有す
る画像メモリを使用することもできる。この場合、第１
のインターフェースは入力側のために設けられ、第２の
インターフェースは出力側のために設けられる。この場
合、データは同時に書込まれ、また同時にメモリから読
出される。

発明が解決しようとする課題 本発明の基礎となる課題は、主画像内に縮少画像を記憶
するだめの回路装置を筒単にし、画像再生の２倍化を可
能にすることである。

課題を解決するための手段 この課題は、画像再生装置において、１つの画像メモリ
４に第１の入力源、例えば第１の受信周波数の画像と、
第２の入力源、例えば第２の受信周波数の少なくとも１
つの画像とが記憶され、該第１および／または笈２の入
力源の画像は、当該画像の空間的大きさの点で縮少され
た画像を表示し、画像を再生するために画像メモリのデ
ータは線順次式に読み出されるように構成することによ
り解決される。

本発明によれば、ディジタルの形で存在する主画像のデ
ータと縮少画像のデータとがただ１つの画像メモリに記
憶される。メモリとして、２つのインターフェースを有
する１つの画像メモリが用いられるので、このメモリは
同時に書込まれ、また同時に読出される。主画像も縮少
画像も１つの画像メモリを用いて書込むことができるよ
うに、主画像の各走査線は２つの部分に分割される。主
画像の走査線のうち情報を有する部分は、画像メモリへ
主画像の走査線を書込むために用いられ、帰線消去期間
であるために情報を含まない走査線の部分は、縮少画像
のデータをフレームメモリへ書込むために用いられる。

帰線消去期間の時間は、走査線が情報を含む時間よりも
著しく短いが、この書込み過程を行うことは可能である
。なぜなら、縮少画像に必要なデータ量は、主画像のデ
ータ量よりも著しく少ないからである。縮少画像は主画
像よりも少ないスクリーン面に表示されるが、完全な画
像が表示されなければならないので、記憶を行う前に、
水平方向および垂直方向の縮少が行われる。縮少画像の
データ量はサブ（アンプ）サンプリングレートに依存し
、主画像の９分の１と３２分の１との間にある。

実施例 本発明の実施例を、以下に図面に基づき詳細に説明する
。

第１図は、本発明により用いられる画像メモリである。

処理される画像情報に対するデータは、入力側インター
フェースｌに供給される。

この入力側インターフェースｌは、データ線を介して画
像メモリインターフェース３に接続されている。画像メ
モリインターフェース３は、データ線によって、画像メ
モリ４と出力側インターフェース２にも接続されている
。処理された画像情報データ・アウトは、出力側インタ
ーフェース２のデータ出力側に読み出すことができる。

画像メモリ４のアドレス指定は、水平方向のアドレス指
定のための３つのカウンタ５゜６．７と垂直方向のアド
レス指定のための３つのカウンタ９．ｔｏ、１１によっ
て行われる。

制御器８はアドレス指定の制御を行う。また、カウンタ
５，９は、書込まれるべき主画像のアドレス指定を行う
。カウンタ６、ＩＯは、書込まれるべき縮少画像のアド
レス指定を行い、カウンタ７．１１は、メモリ４全体の
正しくアドレス指定された読み出しを行う。

入力側インターフェースｌおよび出力側インターフェー
ス２は、ビデオ走査周波数でクロック制御される。入力
側インターフェースｌには、連続する入カデ”−夕涼デ
ータ・インが供給される。また、出力側インターフェー
ス２は、連続する出力データ流データ・アウトを受取る
。

２つのインターフェースｌおよび２のデータ流レートは
、画像が例えば５０Ｈｚの画像再生周波数に再生される
場合には等しくなる。しかし、画像が、例えば１００Ｈ
ｚの画像切換周波数に再生される場合は、このデータ流
レートは異なることがある。

第２図は、縮少画像に対する主画像の走査値である。主
画像のクロック周波数が例えば１３゜５　ＭＨｚの場合
、走査線ごとに８６４画素ｓｐｓを表示することができ
る。しかし、この８６４画素ＳＰＳのうち、アクティブ
な走査線にあるのは７２５画素ＳＰＳだけである。例え
ば、縮少画像が水平方向と垂直方向において、主画像の
４分の１の大きさであれば、縮少画像の各走査線に対し
て１８０画素５ＰＳＬか記憶することができない。この
場合、垂直方向では、縮少画像は１つの走査線を有する
だけであり、他方、主画像は、４つの走査線を有する。

平均して、縮少画像の１８０画素ＳＰＳを主画像の帰線
消去期間の１４４４４画素の４つの部分へ書込むことが
必要である。

主画像の帰線消去期間中の縮少画像の走査値１８０３Ｂ
を画像メモリ４へ書込むために、次の２つの解決法が可
能である。

Ａ）主画像の相互に隣接する走査線の２つの時間間隔の
期間、すなわち帰線消去期間の間に縮少画像の走査線の
半分を書き込む（第３ａ図）Ｂ）主画像の走査期間中に
縮少画像の完全な走査線を書込み、主画像の走査線のア
クティブな部分を遅延させる（第３ｂ図）。

第３図は、縮少画像のデータを主メモリ４へ書込む過程
の基本原理を示している。主画像の帰線消去期間中、縮
少画像の走査線の半分が主メモリ４へ書込まれる。この
場合の縮少画像は９０画素ＳＰＳから成っている（第３
ａ図）このために、１４４画素ＳＰＳの時間を用いるこ
とができる。正確なアドレス指定のためにカウンタ６、
ｔｏおよび制御器８が用いられる。第３ｂ図によれば、
１８０画素ＳＰＳの縮少画像の完全な走査線が主メモリ
へ書込まれるしかしその後、主画像の後続の走査線が、
少なくとも３６画素だけ遅延される。これは、走査線メ
モリまたはバッファによって、少ない記憶容量で容易に
実現することができる。第３ｂ図から看取できるように
、主画像の後続する走査線をそれ以上遅延させる必要は
ない。なぜなら、主画像における第２走査線の帰線消去
期間の１４４４４画素この遅延を補償するからである。

第４図には、主画像の走査線の書込み過程を遅延させる
場合の縮少画像の走査線の書込み過程を示す。第４ａ図
では、７２０画素ＳＰｓの主画像の走査線の所要時間が
示されている。１４４４４画素間中に、すなわち、帰線
消去期間中に、主画像の画像情報を記憶することはでき
ない。第４ｂ図は、縮少画像と主画像の走査線のお憶を
示す。この場合、縮少画像の１８０８０画素てが記憶さ
れる。このために主画像の走査線は、３６〜最大１４４
画素の時間に対して遅延される。この走査線の書込過程
の終了後、即座に主画像の走査線全部が記憶され、その
結果、遅延が再び補償される。

第５図は、遅延された主画像ＭＰを用いて記憶を行うた
めの回路である。主画像ＭＰは、信号処理回路１２に供
給される。信号旭理回路１２では、例えば画素がデジタ
ル化され、データの縮少を行うことができる。信号処理
回路１２の出力データ線は、一方では遅延回路１３を介
して、また他方では直接フリップフロップ２１の入力側
へ導かれる。縮少されるべき画像ＲＰは信号処理回路１
４へ供給され、信号処理回路１４では、サブサンプリン
グがクロックＣで行われる。信号処理回路１４の出力信
号は、バッファ１５へ供給され、バッファ１５は、デー
タを中間記憶する。バッファ１５は、カウンタ１６によ
りアドレス指定される。バッファ１５とカウンタ１６は
、同′じクロックＴによってクロック制御される。また
、カウンタ１６はリセット入力側Ｒを有し、リセット入
力側Ｒは、バッファ１５への書込過程が終了したときに
所定の値ヘリセットされる。カウンタ１６およびバッフ
ァ１５に供給されるクロックＴは、バッファ１５が書込
まれるかまたは読出されるかに応じて、制御器８の出力
側Ｍ３によって切換えられる。バッファ１５が書込まれ
る場合は、スイッチ２４は書込みクロック２８によって
切換えられ、バッファ１５が読出される場合は、スイッ
チ２４は読出しクロック２８に切換えられる。

バッファ１５の出力データ線はフリップフロップ１８に
導かれている。フリップ７０ツブ１８は、データ線Ｍ２
を介して制御器１８に接続されている。フリップフロッ
プ１８の出力データ線はＤフリップフロップ１９に接続
されているこのＤフリップフロップ１９へは、バッファ
１５とカウンタ１６の読出しクロックが供給される。Ｄ
７リツプ７０ツブ１９の出力データ線は、Ｄフリップ７
０ツブ２０を介して画像メモリ４の入力側インターフェ
ースｌに通じている。画像メモリインターフェース３を
介してデータが画像メモリ４へ書込まれる。別の制御線
を介して制御器８はアドレスカウンタ２２．２３に接続
されている。制御器８の出力信号Ｍ４は、切換スイッチ
２５．２６を制御し、これらの切換スイッチ２５．２６
は、画像メモリ４のアドレス指定のためのアドレスカウ
ンタ２２，２３を切換える。アドレスカウンタ２２．２
３はカウンタ５．６．７および９．１０．１１に相応す
る。出力側インターフェース２は、クロックＣＫによっ
てクロック制御される。切換スイッチ２４は、制御器８
の出力信号Ｍ３により制御され、切換スイッチ２５．２
６は、制御器８の信号Ｍ４により制御される。

第５図による回路は２つの部分から構成されている。第
１部分２９では、縮少画像と主画像の信号処理が行われ
る。第２部分３０では、縮少画像ＲＰと主画像ＭＰの信
号は画像メモリ４へ記憶され、画像再生のために連続的
な走査線で読出される。第１部分における縮少画像と主
画像の信号間の選択は、マルチプレクサ１８によって行
われる。

主画像に対する信号処理は以下のように行われる。

主画像ＭＰの信号は２つの経路を介してマルチプレクサ
１８へ供給することができる。

すなわち、信号処理回路１２を介して、主画像のデータ
は直接マルチプレクサ１８へ導かれる。この経路は、帰
線消去期間内にメモリ４へ書込まれるべき縮少画像がな
い場合に用いられる。

しかし、縮少画像のデータがメモリ４へ書込まれるべき
である場合は、主画像のデータは、遅延回路１３を介し
てマルチプレクサ１８へ供給される。遅延回路１３は、
ｎＸＴの遅延を生ぜしめる。この遅延は次の理由から必
要である。すなわち、帰線消去期間とともに開始する縮
少画像の完全な走査線をメモリ４へ書込むことができ、
そしてこの書込過程が、主画像における次の走査線のア
クティブな走査線が開始する時点になっても継続するこ
とができるようにするため必要である。

遅延時間Ｔの最小値はｎ＝３６　（１８０−１４４−３
６）であり、最大値はｎ＝１４４である。この値が該当
するのは、主画像の走査線ｍとｒＨ＋ｌとの間に、空き
スペースなしでこれらの走査線が書込まれなければなら
ない場合である。

主画像は、アドレスカウンタ２２のアドレス指定の範囲
内でメモリ４へ書込まれる。

縮少画像に対する信号処理は以下のように行われる。

信号処理回路１４の出力側は、４つの走査線ごとに縮少
画像の信号を１つ供給する。各走査線は、走査値１８０
かも成る。このデータはバッファ１５に書込まれる。書
込みクロックは、例えば３．３７５ＭＨｚであり、従っ
て主画像のクロックレートの４分の１である。縮少画像
のデータが書込まれるべき最初のアドレスは、信号Ｒに
よりリセットされるカウンタ１６によって供給される。

縮少画像の完全な走査線がバッファ１５に書込まれた後
、制御器８は主画像の走査線の次の帰線消去期間の開始
を待つ。

この装置は、この帰線消去期間の開始時には、縮少画像
を正確な順序で主メモリ４へ書込むために予めプログラ
ムされている。

すなわち、マルチプレクサ２１は、原画像がｎＸＴだけ
遅延されるように接続されている。

マルチプレクサ１８は、縮少画像に対する位置へ接続さ
れている。画像メモリ４へは、縮少画像の信号が供給さ
れる。切換スイッチ２４は、制御器８によって読出しク
ロック２８に接続される。制御器８の切換信号Ｍ４は、
切換スイッチ２５．２６をアドレスカウンタ２３へ接続
する。このアドレスカウンタ２３もメモリ４のアドレス
を示し、このメモリ４のアドレスへ、縮少画像が書き込
まれることとなる。

縮少画像が１８０クロツクサイクルに応じてメモリ４へ
書込まれた後、マルチプレクサ１８および切換スイッチ
２４．２５．２６は、再び主画像処理のための位置ヘリ
セットされる。アドレスカウンタ２２は、再びメモリ４
のアドレス指定を行う。また、マルチプレクサ２１は、
主画像の後続の走査線が完全である間は主画像を遅延す
る位置にある。このマルチプレクサ２１は、主画像ＭＰ
の次の帰線消去期間の開始に伴い、制御器の信号Ｍ１に
より初めてリセットされる。バッファ１５として、例え
ばシフトレジスタ、メモリまたはファーストイン・ファ
ーストアウトシフトレジスタを用いることができる。

本発明の実施例では、第１人力源の画像の帰線消去期間
を利用して、第２人力源の画像データを連続的に画像メ
モリ４へ書込むことができる。

また、画像メモリは、入力側インターフェースｌと出力
側インターフェース２を有する。

さらに、画像メモリ４は付加的に、アドレス対入力側５
と９．６と１Ｏ１２２と２３を有しこれらの入力側は、
書込まれるべきデータに対して画像メモリの種々異なる
アドレスを制御する。

本発明の１つの実施例では、第２人力源の画像での完全
な走査線画像メモリ４へ書込まれる。この書込み過程は
、第１入力源の画像における帰線消去期間と共に開始し
、第１入力源の画像における次の走査線の最初のアクテ
ィブな部分が開始するのと同時に終了する。

また、バッファ１５を用い、このバッファが、第２人力
源の画像における走査線が画像メモリ４へ書込まれる前
に、この走査線を記憶することもできる。

また、遅延回路２１が第１入力源の画像における走査線
データを遅延することができる。

さらに、第２人力源の画像における走査線データをバッ
ファ１５から完全に画像メモリ４へ書込むこともできる
。

また、別の実施例では、第２人力源の画像における走査
線データの最初の部分を、第１入力源の画像における走
査線の帰線消去期間中にメモリ４へ書込み、第２人力源
の画像における走査線データの他の部分を第１入力源の
画像における後続する帰線消去期間にメモリ４へ書込む
ことができる。

発明の効果 本発明により、主画像内に縮少画像を記憶するための回
路装置を簡単にし、画像再生の２倍化を可能にすること
ができる。

【図面の簡単な説明】

Claims (1)

【特許請求の範囲】
1. １、再生される画像データの記憶装置を有する画像再生
   装置において、１つの画像メモリ（４）に第１の入力源
   、例えば第１の受信周波数の画像と、第２の入力源、例
   えば第２の受信周波数の少なくとも１つの画像とが記憶
   され、該第１および／または第２の入力源の画像は、当
   該画像の空間的大きさの点で縮少された画像を表わし、
   画像を再生するために、画像メモリのデータは線順次式
   に読み出されることを特徴とする画像再生装置。