JPH02183362A - コンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータシステムに関し、特に、高速実時
間演算を実行するための並列プロセッサシステムに関す
る。

〔従来の技術及び発明が解決しようとする問題点〕並列
方式は、コンピュータの処理をスピードアップするため
に好んで採用される方法である。

初期の形態の並列方式の１つは単一命令多重データ（Ｓ
ＩＭＤ）アーキテクチャであった。この方式によれば、
同一のプログラムが別個のデータセットに同時に適用さ
れる。ＳＩＭＤアーキテクチャでは、メモリから１つの
命令が読取られた後、その命令を異なるデータを含むい
くつかのデータセットに適用することができ、コンピュ
ータは複数回の計算にメモリから命令を読取るコストを
分散することが可能であるので、スルーブツトは一般に
高い。しかしながら、ＳＩＭＤによる計算の場合、異な
るデータセットをそれぞれ同じように処理する必要があ
るため、その適用範囲は限定される。１つの問題の異な
る各部分を表わす異なるデータに単一のアルゴリズムを
適用できる場合には、この欠点は重要ではないのであろ
うが、ＳＩＭＤアーキアーキテクチャしても、大半の問
題を有効に解決することは不可能である。

「バーバード・アーキテクチャ」として知られている別
のデザインによれば、命令用に１つのメモリを設け、デ
ータ用には別のメモリを設ける。

メモリはＣＰＵに対して独自の経路をそれぞれ有するも
ので、ＣＰＵは、単位時間当りの情報の２倍の情報を得
ることになる。ただし、余分の経路があるために、コン
ピュータ内の接続箇所の数は著しく多くなり、それに伴
なってコストも高くなる。さらに、このデザインでは、
データサイズとプログラムサイズとの比が一定であるこ
とを前提としているので、プログラム又はデータのいず
れかが大きくなりすぎて、その専用メモリに適合できな
くなったときに、コンピュータの用途は制限されてしま
う。

並列方式の効果を得るもう１つの方法はパイプライン構
成を利用するものであるが、この場合、１つのプロセス
は別個の段階に分割され、演算の段階ごとに別個のハー
ドウェアが設けられる。各段階でその作業が完了すると
、問題は異なるハードウェアに回され、そのハードウェ
アは次の演算を実行する。このように、１回の動作を通
して従来のシステムのようにデータを１組のハードウェ
アレジスタに保持しておくのではなく、データは、それ
ぞれが異なる機能専用となっている多数のレジスタ群を
経て送られる。情報が定常流れとして利用できるのであ
れば、パイプラインプロセッサは非常な高速でランする
ことができるが、それぞれの問題の開始時と終了時に待
ち時間の問題と、データのフラッシングの問題が起こる
であろう。

今日利用することができる並列プロセッサコンピュータ
の多くは多重命令多重データ（ＭＩＭＤ）アーキテクチ
ャを使用している。ＭＩＭＤマシンは別個の複数組のデ
ータに同時に作用する別個の複数のプログラムを有し、
それぞれが独自の命令を有し且つ独自のデータを各自処
理する多数の別個のＣＰＵを有していて良い。別個のＣ
ＰＵは１つの問題を解決するために共動することができ
るように互いに接続される。

ＭＩＭＤマシンにおいて、いくつかの別個のプロセッサ
が複数の問題について同時に作業することができるよう
に、それらのプロセッサのアクティビティを協調させる
手段を設けるのは困難である。システムに追加されるＣ
ＰＵの数が増すにつれて、それらのＣＰＵの間の相互作
用によって起こるオーバヘッドも多くなる。

上述の問題は、「エキスパートシステム」を動作させる
ときに特に困難を引起こす。このエキスパートシステム
は、データベースに新たな事項を付は加える数千の「規
則」を含む。１つの規則がデータベースに新たな事項を
追加したとき、その規則は新たな事項を「推論」したと
いわれ、このため、規則インタプリタは「推論エンジン
」と呼ばれる。エキスパートシステムにおける規則は一
般に「イフ（ＩＦ）＜条件〉、ゼン（ＴＨＥＮ）　＜ア
クション〉」の形態で表わされ、その「条件」の全てが
満たされたときに「アクション」を起こす。

エキスパートシステムには、規則がそのアクションをい
つ起こすべきかを決定するための明確な制御構造は存在
しない。原則としては、新たな事実がデータベースに入
ったとき、エキスパートシステムは、いずれかの規則が
アクションを起こすことが可能であるか否かを判定する
ために、全ての規則を走査しなければならない。規則が
数多くある場合、この戦略によって、エキスパートシス
テムのラン速度は低下すると考えられる。従って、複雑
なエキスパートシステムに要求されるように多数のコン
ピュータコードラインを効率よく、迅速にＨつ経済的に
ランすることができる新しいコンピュータシステムが必
要である。

ｃ問題点を解決するための手段〕 特に実時間推論の問題を解決するためのコンピュータシ
ステムを開示する。システムは、予測可能で応答性を有
する実時間動作を実行し且つ微粒子プログラミングが可
能である収縮期細胞状プロセッサを含む。システムは、
独自の局所メモリをそれぞれ有する複数の別個のプロセ
ッサセルを具備し、セルは同時にランして、それぞれの
プログラム命令を予測可能な様式で応答性をもって実行
するように動作する。大域バスを介してプロセッサセル
に結合される大域メモリは、セルにデータを提供すると
共に、セルから受信したデータを記憶する。バスは、全
てのセルから大域メモリへの同時アクセスを有効に行わ
せる。システムのもう１つの特徴は、英語の構文法を使
用する新規なプログラミング言語であり、これは、コー
ドを各セルに同期的に予測性をもって結合するものであ
る。制御を容易にするため、各セル又はセルグループへ
の視覚によるアクセスを可能にする図形ワークステーシ
ョンがユーザーインタフェースとして設けられている。

従来から知られているコンピュータシステムに伴なう問
題点は、以下に記載されるように、大域メモリから変数
値（「インポート」）をインホトし且つ計算した値（「
エクスボート」）を大域メモリへエクスポートする複数
個のセルに分割されているプログラムを使用するコンピ
ュータシステムにより解決される。１つのセルのインポ
ートは他のセルで計算されるか、もしくはホストコンピ
ュータからコンピュータシステムに供給される。

セルのエクスポートは大域メモリに書込まれた後、他の
セルにより使用されるか、又はホストコンピュータへ戻
される。１つのセルにおける計算の結果は他のセルのプ
ログラムに対する入力として使用されても良く、入力を
受取ったセルの出力は、今度は、さらに別のセルに対す
る入力として使用されても良い。

ここに開示されるコンピュータシステムは、図示実施例
によれば、最大１２８個の別個のプロセッサを含み、そ
れぞれのプロセッサは、最大１２８個のセルにより指定
される計算を実行する。各プロセッサは、命令とデータ
の双方を記憶することができる独自の局所メモリを有す
る。各プロセッサと関連する１２８個のセルは一度に１
つずつ所定の順序で実行されるが、本発明の特徴がある
ため、それらのセルは同時に、並列してランしているよ
うに見える。その結果、ここに開示されるシステムは、
図示する実施例においては１６，３８４個ものセルを有
しているといっても良く、それぞれのセルは、絶えず独
自のプログラムを計算する独自のマイクロプロセッサを
有するかのように動作する。

セルは、それぞれ、予測性と応答性をもって動作する。

各セルは、所定のインポート条件に対して常に予測しう
るエクスポートが与えられるように、インポート事象に
対して既知の応答を示す。どのセルの応答も、そのセル
に無関係の他の事象により影響されない。それぞれのセ
ルは他のセルから独立して、独自のプログラム規則又は
その他の機能に従って動作する。

コンピュータシステム内の１２８個のプロセッサは、共
用大域メモリを介して通信する。各プロセッサが結果を
計算すると、それらの結果は大域メモリに記憶され、他
のプロセッサは必要に応じてそれを読取ることができる
。

ここに開示されるコンピュータシステムによれば、「イ
フ」ステートメントを別個のセルに配置することができ
、そのセルは自身に影響を与える全てのデータを検関し
続けているので、エキスパートシステムにおいて規則を
制御することは比較的簡単である。規則の「イフ」側の
条件が満たされると、セルは「ゼン」側のアクションを
実行し、新たな事実をデータベースへエクスポートする
。

パラレルセルラ言語（パラセル）として知られている特
殊なプログラミング言語は、ここに開示するコンピュー
タシステムで使用するために開発された。パラセルは、
プログラムを、他のセルにより使用されるべき変数をエ
クスポートする責任を負う複数個のセルに分割する便利
な方法を提供する。

バラセル言語を使用する場合、セルは所望の数だけ変数
をインポート又はエクスポートできる。

記号変数名を指示することにより、情報はセル間で共用
される。全てのセルは大域メモリから変数をインポート
して、同時に作業を開始するように見え、また、全ての
セルは処理を終了したときに大域メモリへ更新済度数を
エクスポートするので、全てのセルにその変数を大域メ
モリに書込む機会が与えられるまで、再び処理開始を許
されるセルはない。セルが新たな値を大域メモリへエク
スポートするにつれて、新たな値は後続するサイクルの
開始時まで緩衝されるので、１回の処理サイクルの間に
１つの変数をインポートしたセルは、その変数に関して
同じ値を受取ることになる。

ここに開示するコンピュータシステムでは、従来のコン
ピュータ構成と比べて性能の点でかなりの改善が見られ
る。各プロセッサに独自の命令の流れを与えることによ
り、大域メモリバスからの命令の転送は少なくなり、そ
のため、大域メモリサイクルの大半をデータ転送専用と
して使用することができる。１つのプロセッサが参照す
るデータの多くはプロセッサ独自の局所メモリに記憶さ
れている情報により満たされるので、それぞれのプロセ
ッサは同様に独自のデータの流れをも有効に有する。最
後に、局所プロセッサはその中間結果を独自のメモリに
記憶するので、大域メモリの通信量も減少する。このよ
うに、本発明は、多数の別個の問題を同時に効率よく解
決することができるシステムを提供する。

別の面によれば、本発明は、ＶＬＳＩ半導体チップで実
現できるようなカスタム用微粒子プロセッサに、そのよ
うなチップを実際に設計製造する必要なく匹敵する。本
発明のシステムは、マイクロプロセッサの制御のために
一般に大量のコードを有するプログラムが要求されるよ
うな、Ｍｏｔｏｒｏｉａ　６８０３０などの大粒子プロ
セッサを採用する。物理的マイクロプロセッサは、本発
明のソフトウェアにより、それぞれが独立して動作する
個々のプロセッサのアレイのように機能し、プログラマ
やユーザーにもそのように見える複数の微粒子プロセッ
サに区分される。前述のように、微粒子プロセッサ、す
なわちセルは独自のメモリをそれぞれ有し、１群のセル
が共用する共用局所メモリに対するアクセスをも得る。

それぞれの微粒子プロセッサ（セル）は、大域メモリを
もアクセスし、それにより、セルは互いに大域メモリを
介して通信することができる。従って、実際のマイクロ
プロセッサは、微粒子プロセッサ、すなわちセルである
多数の別個の仮想プロセッサに相当する。

〔実　施　例〕

以下、添付の図面を参照して本発明を説明する。

第１図に関して説明すると、第１図には、本発明による
コンピュータシステム８が示されている。

このコンピュータシステム８はワークステーションｌＯ
と、ホストコンピュータ１６とに接続され、さらに、任
意に高解像度図形表示装置２０にも接続される。コンピ
ユータシステム８自体は、入出力（Ｉ　１０）ボード１
２．１８及び２２、メモリボード２６と、プロセッサボ
ード３０との組合せから構成され、これらのボードは高
速バス２４にそれぞれ結合されている。

ワークステーションＩＯはプログラム開発のためのユー
ザーインタフェースとして機能し、プログラムエディタ
と、コンパイラと、増分ローダと、記号デバッガと、プ
ログラムを管理するためのその他の機構とを含む。ワー
クステーションＩＯは高速並列バス１４を介し、入出力
ボード１２を経てコンピュータシステム８にプログラム
をロードする。

好ましい実施例においては、コンピュータシステムは、
ソフトウェア開発用端末装置として、Ｍａｃｉｎｔｏｓ
ｈ　ＩＩなどの標準形ワークステーションを使用する。

ホストコンピュータ１６は、並列バス１５により結合さ
れる入出力ボード１８を介して、コンピュータシステム
８にデータを供給すると共に、コンピュータシステム８
から受信したデータを記憶する。ホストコンピュータ■
６はコンピュータシステムにプログラムをロードし、シ
ステムメモリにデータに書込み、システムメモリから結
果を検索することができ、また、システムメモリからプ
ログラムを複写し、後にそのプログラムを実行するため
に、プログラムを記憶しておくこともできる。

ホストコンピュータのシステムインタフェースはデータ
転送のために最適化されているが、ホストコンピュータ
１６は、ソフトウェア開発に適するコンパイラ及びエデ
ィタを利用することが可能である場合にソフトウェア開
発装置として機能できるように、ワークステーション１
０と同様のシステム中断用制御機能を有していても良い
。

図形表示装置２０は入出力ボード２２と、バス１７とに
よりコンピュータシステム８に結合され、コンピュータ
システムにより図形を高解像度で提示させることができ
る。

アーキテクチャの面からいえば、コンピュータシステム
８は、プロセッサボード３０上に位置する多数の互いに
独立したコンピュータプロセッサから構成されている。

各ボード３０はいくつかのプロア セッサを含んでいても良く、）ｌｏＬｏｒｏｌａ　６８
０３０などの標準形マイクロプロセッサチップを基礎と
しているのが好ましい。図示される実施例を実現したシ
ステムは、１枚のプロセッサボードに４つずつ、合わせ
て１２８個のユーザープロセッサを有するが、システム
はこの数に限定されるわけではない。

コンピュータシステム８の主データベースはメモリボー
ド２６上に位置する大域メモリから構成される。この実
施例では、大域メモリは、メモリボードごとに１モジユ
ールとして、モジュールごとに３２メガバイトの単位で
配列されている。必要に応じて、他の大きさのメモリを
製造することも可能である。メモリは、普通、１００ナ
ノ秒のアクセス時間を有する市販の標準形１メガビット
ダイナミックＲＡＭチップから構成されるのが好ましい
。

入出力ボード１２．　１８及び２２は、外部の装置１０
。

１６及び２０に対し高速並列インタフェースを含む２ボ
ート大域メモリカードとして機能する。入出力ボードを
介してデータが外部装置から大域メモリへ供給されると
き、データは大域バス２４を介してシステム内の全ての
プロセッサに直ちに利用可能となる。

データ転送を実行するために、コンピュータシステムは
、４０ビツトのアドレスと、３２ビツトのデータと、デ
バッグ用の２ビツトという広いバスと、数本の制御線と
を使用する。バスアクセスを制御するのに必要なワイヤ
及びバスドライバの数をできる限り少なくすると共に、
バックプレーン及び大域バスインタフェースの複雑さを
増さないようにし、任意順序決定のためのオーバヘッド
を短縮し且つコストの低減をはかるためには、コンピュ
ータシステムは固定バス割当て方式を使用するのが好ま
しい。バスは、バス最高速度で確実に駆動できる導線の
長さに長さが限定されている平坦なバックプレーンとし
て設計されるのが好ましい。

この実施例では、バス速度は４０ナノ秒／サイクルであ
る。コンピュータシステムの１回のサイクルで、１２８
個のユーザープロセッサは、１回のバスサイクルをそれ
ぞれ順番に有することができる。

この実施例によれば、１２８個のユーザープロセッサに
４０ナノ秒の１サイクルを与えるために、５１２０ナノ
秒、すなわち５．１２マイクロ秒が必要である。

好ましい実施例においては、各ユーザープロセッサはサ
イクルごとに４バイトを転送することができるので、プ
ロセッサごとの総データ転送速度は毎秒的７８０．００
０バイトとなる。

個々のユーザープロセッサが大域バス２４に対するアク
セスを許可される順序は、バスアービトレータ８５（Ｂ
Ｏ８Ｓ）により制御される。パスアービトレータ３５は
独自のプロセッサと、高速ＲＡＭと、Ｒ８−２３２など
の標準形直列入出力機構とを有する。コンピュータシス
テム８におけるスペースの割当てを改善するために、バ
スアービトレータ３５はワークステーション用入出力ボ
ード１２の一部になっている。

コンピュータシステムのメモリはサイクル動作を実行す
るのにバスより長い時間を要するので、バスを最高速度
で動作させるために、メモリはインタリーブされる。こ
の方式を支援するため、プロセッサボードはそのメモリ
アクセスの順序をメモリバンクに従って決定する。ただ
し、を用件を最大にし且つデータの一貫性を得るために
、パスアービトレータは、各マルチプロセッサボードが
連続するバスアクセスによって連続するメモリバンクへ
のアクセスを果たすように、許可順序を決定する。バス
におけるいずれか１つのクロック周期の間に、いずれか
１つのメモリバンクが読取り又は書込みのために利用可
能となることが保証される。実際には、利用可能な状態
にあるバンクは多数存在するであろうが、システムは、
予測しうる性能を確保できるように、所定の１つのバス
サイクルに対して特定の１つのバンクへのアクセスのみ
が許可されるという規則を強制的に実現する。好ましい
実施例では、メモリが１サイクルに約２００ナノ秒を要
し、基本バスサイクルは４０ナノ秒であるので、メモリ
は８種類の方式でインタリーブされ、８回のバスサイク
ルは合わせて３２０ナノ秒のメモリサイクル時間を費す
ことになる。

このように、さらに追加された１２０ナノ秒の時間に、
誤リスクラビング及びロックされた更新のためにバスサ
イクルごとに読取り／変更／＠込みを実行する。

プロセッサボード３０は、第２図に示されている。

このボードは４つのユーザープロセッサ７５（ＰＵＰ）
を含むが、詳細に図示されているのはその１つだけであ
る。ＰＵＰ７５は、Ｍｏｔｏｒｏｌａ　８８０３０集積
回路マイクロプロセッサなどのＣＰＵ８０と、通常は４
メガバイトの容量を有する局所ＲＡＭメモリ８８と、高
速ＲＡＭ８９と、浮動小数点装置８１とをそれぞれ有す
る。局所バス８３はＰＵＰの機能装置を互いに接続する
と共に、ＰＵＰをインタフェース８５を介してＥＸＩＭ
バス８７に結合する。

各ＰＵＰ７５はバスインタフェースプロセッサ（Ｂ　Ｉ
　Ｐ）バス９７に結合され、さらには、ＣＰＵ９６と、
ＲＡＭ１０８と、ＲＯＭ１０２とから構成されているバ
スインタフェースプロセッサに結合される。バスインタ
フェースプロセッサはＰＵＰ７５との間の、特にそのＲ
ＡＭ８８との間のデータの転送を制御する。ＢＩＰバス
９７はインタフェース９９によりＥＸＩＭバス８７に結
合される。図示される実施例の場合、ＣＰＵ９Ｂは、Ｒ
ＡＭ１０３と、ＲＯＭ　１０２とを有するＭＯｔＯｒＯ
Ｉａ　１３８０２０マイクロプロセツサである。ＲＯＭ
１０２は初期プログラムローダと、ＢＩＰデバッガとを
含む、リスト駆動ＤＭＡコントローラ１０４はＢＩＰバ
ス９７と、Ｅ　Ｘ　Ｉ　Ｍ　ＩＪストメモリ１０６とに
結合される。ＥＸＩＭリストメモリ１０８はインタフェ
ース１００を介して大域メモリバス２４にも結合される
。このメモリ１０６は、コントローラ１０４を使用して
、データ及び大域メモリアクセスのアドレスを記憶する
ランダムアクセスメモリである。ＢＩＰバス９７に結合
する直列診断チャネル１０５も設けられている。

システムに電力が供給されると、バスインタフェースプ
ロセッサのＲＯＭ１０２に記憶されているプログラムは
各Ｐ　Ｕ　Ｐ　７５をリセット状態に保持され、その間
、ＣＰＵ９Ｂにより、大域メモリバス２４を介して、Ｒ
ＡＭ８８にリフトウェアがロードされる。初期プログラ
ムがＰ　Ｕ　Ｐ　７５にロードされた後、ＣＰＵ９Ｂは
リセット線を解放し、ＰＵＰ７５は動作し始める。

ユーザープロセッサ７５と、ＣＰＵ９６は、エクスポー
ト又はインポートされた記憶語ごとに、その大域メモリ
アドレスと、その値と、データの流れる方向及び転送の
種類を制御するためのビットとを含むＥＸＩＭリストを
、メモリ１０６に維持している。この情報は大域メモリ
との間の読取り及び書込みと、プログラムセル間の情報
転送とに利用される。好ましい実施例においては、ＥＸ
ＩＭリストメモリ１０６は３２ビツトのデータ語と、４
０ビツトの大域メモリアドレスと、状態フラグとを含み
、ＰＵＰごとに１８３８４回分の１語トランザクション
、すなわち、プロセッサボード３０ごとに８’５５３８
回分のトランザクションを記憶できる容量を有する。

ＥＸＩＭリストは、通常、セルごとに１θ回分のエクス
ポートと、８回分のインポートを最大限保持する。イン
ポートとエクスポートのリストは大域バスインタフェー
スの順序で分類されているので、バスサイクルがバスア
ービトレータにより利用可能にされるのに従って、バス
サイクルを有効に使用することができる。リストは、シ
ステムが、システムの１回のサイクル（１フレーム）の
間にリストを更新する必要なく、そのサイクル中にプロ
セッサボードに対し利用可能となった全てのバス転送サ
イクルを利用できるようなサイズを有する。

ＣＰＵ９Ｂは大域メモリバス２４への転送をセットアツ
プするが、転送は余りに急速に起こるので、ＣＰＵ９Ｂ
はそれには直接関与しない。従って、ＣＰＵ９Ｂは、Ｅ
ＸＩＭリストメモリ１０６のＥＸＩＭリストにより駆動
されるＤＭＡコントローラ１０４を使用して、大域メモ
リと通信する。リスト駆動ＤＭＡコントローラ１０４は
、ＣＰＵ９Ｂによる直接干渉を受けずに、大域メモリと
ＥＸＩＭリストメモリとの間で転送を実行する。

各ＣＰ０９６は、入出力ボード１２．１８及び２２のそ
れぞれに配置されたメモリの中にメイルボックス４０を
保持している。ＣＰＵ９６のそれぞれのメイルボックス
に適切な指令が与えられると、ワークステーション１０
又はホストコンピュータ１６は、それぞれ対応するＣＰ
Ｕ９（ｉの局所メモリに新たなプログラムをロードする
こと、変数又はプログラムセルをイネーブル／ディスエ
ーブルすること及びデバッグ機能を実行することを各Ｃ
ＰＵ９６に報知することができる。

システムは、ＣＰＵ９Ｂの直列チャネルに結合される直
列診断ポート１０５を介してデバッグされることができ
る。好ましい実施例のデバッガは、本発明のマイクロプ
ロセッサシステムの環境の下で動作するように必要に応
じて変形されてはいるが、標準形Ｍｏｔｏｒｏｌａデバ
ッガに基づくものである。

ワークステーションｌＯは、ＣＰＵ９［ｉが活動状態に
あることを確保すると共にエラーメツセージを受取るた
めにＣＰＵ９６をポーリングするとりう別個のタスクを
維持する。

マイクロプロセッサボード３０のさらに詳細なブロック
線図は第３図に示されている。上述の機能装置に加えて
、ボードは、ボードの状態を視覚表示するための発光ダ
イオード（ＬＥＤ）１１４を駆動する診断レジスタ１１
３と、適切なボード動作を得るためのタイミング信号を
発生する並列インタフェースタイマー１１０とを含む。

バスコネクタ１１２は、ボードを大域メモリバス２４に
結合するために設けられている。

ＰＵＰ７５は第４図にさらに詳細に示されている。ＲＡ
Ｍ８８はシンドロームレジスタ１１４と、誤り修正コー
ド（ＥＣＣ）チップ１１５と、ＲＡＭプレーン１１６と
、ＲＡＭアービトレータ１１７と、ＲＡＭコントローラ
１１８と、アドレスマルチプレクサ１１９とを含む。

ＢＯ３５ボードと呼ばれる入出力ボードにはバスの優先
順位の決定と、システムの制御とを実行する。このボー
ドは第５図に示されている。局所ＢＯ３５バス１２０は
ＣＰＵ１２２と、ＲＯＭ１２４と、ダイナミックＲＡＭ
１２Ｂと、浮動小数点装置（ＦＰＵ）１２ｇとに結合さ
れる。このバスは直列インタフェース１８０と、時刻機
構１３２と、２並列入出力部１３４とにさらに結合され
ている。システムの大域メモリの一部であるメモリ１３
５は局所ＢＯＳＳバス１２０に結合されると共に、バッ
ファ１３Ｂを介して大域メモリ２４に結合される。メモ
リ１３５は、このメモリへの遠隔アクセスを実行するた
めに遠隔ＣＰＵにシステムを接続することができるメモ
リアクセスインタフェース（ＭＡ　１０３ｇを介してさ
らに結合されている。局所ＢＯＳＳバス１２０に結合さ
れるバス許可リスト１４０は、信号ドライバ１４２を介
して、大域メモリバス２４に許可を与える。バスタイミ
ング発生器１４４は、クロック１４６の制御の下に、バ
ス許可リスト＋４０及び信号ドライバ１４２にタイミン
グ信号を供給する。

ＢＯＳＳボードの識別は、バッファ１４ｇを介してＢｏ
ｓｓ　　ＩＤバス１５０へ搬送される識別データにより
行われる。直列インタフェース１５２は局所Ｂｏｓｓバ
ス１２０をバッカーチャネル１５４に結合する。デバッ
グを目的としてプログラマ−がＣＰＵ１２２及びその関
連メモリにアクセスできるようにするため、公知の構成
に従って、大域メモリバス２４、ＢＯＳＳ　　ＩＤバス
及びバッカーチャネル１５４は、通常、ＢＯ３５ボード
が接続されているバックブレーンに設けられる。

好ましい構成のメモリボード２６は第６図に示されてい
る。メモリは、大域メモリバスからバスコネクタ２０１
を介してデータと、アドレスとを受信する８つのメモリ
バンク２００から構成されている。

下位アドレスビットは、バンクアドレス発生器２０２を
介して、メモリバンクに結合されたバンクデコーダ２０
３に供給される。メモリバンクはマルチプレクサ２０４
を介して制御論理２０５にも結合される。制御論理２０
５には、クロックバッファ２０６を介して、クロック情
報が提供される。アドレス論理は基底アドレスレジスタ
２０７と、アドレス比較器２０８と、スロットセレクタ
２０９と、スロット比較器２１０とを含む。ＩＤ　　Ｒ
ＯＭ２１１はメモリボードの識別データをバッファ２１
１を介して提供し、このデータはＢＯ３５ボードへ搬送
される。

メモリバンク２００の１つが第７図にさらに詳細に示さ
れている。メモリはデータメモリ２２０と、検査ビット
メモリ２２１とを含む。データメモリは、通常、１メガ
ビツト又は４メガビツトのチップから構成される。メモ
リアドレスは大域メモリバスからバスコネクタ２０１を
介してアドレスレジスタ２２２及びマルチプレクサ２２
３に供給される。メモリの再生は再生カウンタ２２４に
より制御される。

データは、バスからデータレジスタ２２５に供給された
後、機能デコーダ２２６及び演算論理装置２２７にさら
に供給される。誤りの検出と修正はＥＣＣ２２８により
実行され、ＥＣＣ２２８は新たな検査ビットを検査ビッ
トメモリ２２１に供給する。メモリ２２０及び２２１は
バッファ２２９を介しテＥＣＣ２３０に結合されている
。データはバッファ２２９がらレジスタ２３１に供給さ
れた後、システムバスに印加される。誤り表示はＦ　Ｃ
Ｃ２３０からレジスタ２３１に供給された後、同様にバ
スに印加される。メモリの動作は監視されており、メモ
リにおける誤りのシンドロームは、レジスタ２３２を介
してシステムバスに供給されるシンドロームデータによ
り表示される。応答エンコーダ２３３は実行されるべき
機能に対する応答コード、すなわち、通常サイクル完了
、支援なし機能、バンク使用中及びメモリありを発生す
る。

本発明の特徴の１つは、メモリがＡＬＵ機能を含んでい
ることである。機能コードはＥＸＩＭリスト中のアドレ
スと関連しており、それらのコードはメモリ語に対して
実行されるべき演算を指定する。書込み動作の場合、メ
モリにデータを追加するために、加算機能を提供するこ
とができる。

あるいは、適切な機能コードにより別の論理機能又は演
算機能を提供することも可能である。読取り動作の場合
は、データを特定の記憶場所から読取ること、及びその
記憶場所でデータを更新することができ、それにより、
更新時間の短縮をはかれる。この方法によれば、ロック
されたバスを使用する必要がない。アドレスと関連する
機能コードは、通常の読取り／書込みを実行すべきか又
は特殊なＡＬＵ機能を使用すべきかを指定する。

１例を挙げると、演算論理装置２２７はシーケンサと、
事象カウンタとを構成することができる。

シーケンサの値が事象カウンタの値と等しければ、タイ
ルの動作に関して、処理モードが開始される。

シーケンサの値が事象カウンタの値と等しくなければ、
事象カウンタの値がシーケンサの値と等しくなるまで事
象カウンタはサイクルごとに監視され、２つの値が等し
くなった時点で、処理モードが開始される。処理終了後
、タイルによるアクセスのためにアクセス可能である次
の値を指示するために、事象カウンタはシーケンサの次
の値まで増分される。このようにして、任意の数のタイ
ルが同時に実行中の状態をとり且つ事象カウンタの資源
に対するアクセス又は事象カウンタにより制御される装
置に対するアクセスを共用することが可能になる。

新規なメモリは、１群のタイルに分割されたプログラム
に対して、その終了を配分することができる。演算論理
装置２２７により制御されるメモリの中のカウンタは、
特定の１つのプログラムに関して動作中であるタイルの
数のカウントを維持する。各タイルがそのタスクを完了
するごとにカウンタは減分されてゆき、ゼロカウントに
達すると、全てのタイルがタスクを完了したことを示す
表示が発生される。さらに、メモリシステムを利用して
、１つのプログラムの各部分をタイルに配分することも
できる。プログラムの各部分にはシーケンス値が割当て
られており、それぞれのタイルは、利用可能なシーケン
ス値を得て、それに関連するタクスを実行する。その後
、タイルは、その関連タクスに関して次に利用可能なシ
ーケンス値を得ることができる。また各タイルは、タイ
ル群の動作又は大域メモリ内のデータのシーケンスを規
定するために、アドレスを介して増分するように動作す
ることも可能である。

新規なメモリシステムでは、メモリの副語更新も可能で
あり、これは入出力動作又は図形表示動作に有用である
ことが多い。この手法により、１つの語のいくつかの部
分を、その語の他の部分に影響を与えずに、予測性をも
って更新することが可能になる。演算論理装置２２７は
、１つの語のいずれか１つのビット又はいずれか１つの
ビット群に対し論理機能を実行することができる。

第８図は、大域メモリの読取り動作と、書込み動作とを
示すタイミング図である。各プロセッサは、その先のサ
イクルの結果をエクスボートするため及びその次のサイ
クルに必要なデータをインポートするために、大域メモ
リバス２４に対する十分なアクセスを与えられる。バス
は高速であるので、各プロセッサは、バスアクセスを得
る前に、そのデータ転送をセットアツプしなければなら
ない。効率を最大にするため、適正な時点でデータをバ
スに伝送する準備が整っていないプロセッサは順番が回
ってきても、それを利用しない。

第８図Ａは、各サイクルが約４０ナノ秒を要するバスサ
イクルを示す。１つのプロセッサとの間で実行されるデ
ータ転送は３回のバスサイクルを必要とする。第１のバ
スサイクルの第１のサイクル端Ａ１で、０番のプロセッ
サは、バスアービトレータ３５により１つのバスサイク
ルを許可され、第８図Ｂに示すサイクルＢ−０の間に、
アドレス及び指令を受信する。バス入力信号は、ゲーテ
ィング又は復号を経ずに、バスクロックの活動端で、各
プロセッサボードにあるレジスタにストローブされる。

第２のパイサイクルの活動端Ａ２において、プロセッサ
は、第８図Ｃの周期Ｃ−Ｏの間の実際のバス許可を受取
るが、指令とアドレスを復号するための時間を依然とし
て必要とするので、そのためにこのサイクルを使用する
ことができる。第３のバスサイクルでは、プロセッサは
、転送されてきた指令とアドレスを復号してしまってお
り、第８図りの時間Ｄ−０の間にトランザクションを実
行する。シーケンス中の次のプロセッサに関しては、１
サイクルずつ遅れてこのプロセスが繰返される。転送サ
イクルの３つの段階を重複させることにより、個々のプ
ロセッサはさほどの高速で動作できなくとも、コンピュ
ータシステムは４０ナノ秒ごとに新たなバスサイクルを
開始することができる。

プロセッサから大域メモリにデータを書込む動作は１バ
スサイクルを必要とし、その時間中に、データは、プロ
セッサと関連する高速レジスタから、適切な大域メモリ
ボードにある高速レジスタへ転送される。次に、続く７
つのバスサイクルの間に、データはメモリボードの高速
レジスタから関連する記憶場所に書込まれる。

大域メモリからのデータの読取りはアドレス部分と、デ
ータ部分とに分かれており、従って、２つの異なるバス
サイクルの一方の後半と、他方の前半との間に、データ
を転送することになる。１回のバスサイクルでメモリを
読取るのは不可能であるので、データは８回のバスサイ
クルを経た後に戻される。第８図に示すように、第１の
バスサイクルの間、入城メモリ語のアドレスは、サイク
ルＤ−０中に、プロセッサと関連する高速レジスタから
メモリボードの高速レジスタへ転送される。

メモリは、８サイクル分の長さを有するサイクルＥ−０
の間にデータを得る。メモリがサイクル動作を終了し、
データが利用可能になると、クロックＡ−４において別
のバスサイクルがメモリボドの高速レジスタからプロセ
ッサと関連する高速レジスタヘデータを転送する。これ
が行われるのが周期Ｈ−００間である。

全ての大域データが一貫性をもって更新されるよう保証
するため、他の全てのプロセッサがそれらのフレームを
終了するまで新たなタイミングフレームを開始するプロ
セッサが現われないように、プロセッサは同期して動作
する。単一のセルから大域メモリへの複数語書込みはご
く微細なものと見え、そのセルは、他のいずれかのセル
がデータをアクセス可能となる前に、書込み動作を実行
したかのように思われるに相違ない。２語以上の転送を
要求する変数は、いずれも、利用可能な１サイクルをス
キップすることなく更新されなければならない。複数語
の変数は、その目的のために利用できるあらゆるサイク
ルを使用して、指定の順序で更新されなければならない
。

システムの時間フレームは、１フレームが１秒の１／６
０、すなわち約１６ミリ秒で終了するように設定される
。従って、１フレームごとのバスサイクル数は約４００
，０００である。これらのバスサイクルは１２８個のプ
ロセッサに均等に配分されるため、各プロセッサはフレ
ームごとに、３．１２０回のメモリ読取り又はメモリ書
込みを実行することになる。

この３．１２０回の読取りと書込みは各プロセッサと関
連する１２８個の処理セルにより共用されるので、それ
ぞれのセルはフレームごとに２４回のバスサイクルを利
用することができる。バスサイクルごとに４つのバイト
を転送可能であるので、各セルはフレームごとに合わせ
て９６のバイトをインポート又はエクスポートすること
ができる。

全てのセルはフレームごとに同じ組の値を見ていなけれ
ばならないことから、データ緩衝が必要になる。１つの
セルが別のセルによりインポートされた新たな値を計算
したとき、その変数をインポートしている全てのセルが
次のフレームまで新たな値を取込まないように、新たな
値はＥＸＩＭリストに記憶される。第０番のセルから処
理は開始されるが、このセルの処理中、第１番のセルの
インポートが大域メモリから読取られている。

データのインポートは第２番、第３番等々のセルについ
て継続される。１６語分のデータのインホトには１つの
処理フレームの１／１２８の時間はどもかからないので
、第０番のセルを除いて、各セルのインポートは、その
セルが処理を開始する時点までに利用可能な状態になっ
ている。全てのインポートが完了すると、タイミングカ
ードは大域バスを読取りモードから書込みモードに切替
え、エクスポートを開始する。エクスポートも第０番の
セルから始まる。１つのセルのインポート時間とエクス
ポート時間を合わせた時間は処理時間と同じ長さである
ので、次のフレームまでエクスポートの書込みができな
い最終セルを除いて、セルのエクスポートは、そのエク
スポートがスケジューリングされる時間までは必ず利用
可能な状態で整っている。すなわち、１つのフレームの
開始時には、そのフレーム中にインポートを実行できな
いセルが１つ存在し、１つのフレームの終了時には、そ
のフレーム中にエクスポートを実行できないセルが１つ
存在することがわかる。この状況は第９図に示されてい
る。

本発明のシステムは各ＰＵＰの第１番から第１２８番ま
での１２８個のセルを支援するが、デバッグ機能及びそ
の他のシステム機能を実行するために使用されるセルが
さらに２つある。第０番と第ｎ＋１（この実施例では１
２９）番のセルである。これらの付加システムに関して
１６のインポートと、８つのエクスポートを通信するだ
けの十分なバス帯域幅はとっであるが、これらのセルの
インホト及びエクスポートは他のセルとは異なる。

１フレームの中間部近くのタイミングのさらに詳細な図
が第１０図に示されている。第１のインポートデータは
、第１のＰＵＰについては第０番の大域メモリバンクか
ら得られる。第２のＰＵＰの第１のインポートは第１番
の大域メモリバンクから得られ、第３のＰＵＰの第１の
インポートは第２番の大域′メモリバンクから得られる
。これ以降のＰＵＰについても同様である。第０番のセ
ルは、フレームの開始時に第１番のセルを第０番の大域
メモリバンクに同期させるために必要な何れかの大域メ
モリフレームを与えられ第０番のセルのインポートの残
りは終了時に到達する。第１番のセルを第０番のＰＵＰ
の第０番のバンクと同期させるためのインポートは不要
であるので、第０番のセルはフレームの開始時にはイン
ポートを得す、フレームの終了時に全てのインポートを
得る。

第１番のセルを第１番のＰＵＰの第０番のバンクと同期
させるためには７つのインポートが必要であるので、第
０番のセルはフレームの開始時に７つ、終了時に１つの
インポートを得る。エクスポートに関しても同様の同期
が実行される。第０番のセルはインポートにおけるバン
クのスキューを吸収し、第１２９番のセルはエクスポー
トにおけるバンクのスキューを吸収する。

コンピュータシステムが通電されると、バスインタフェ
ースプロセッサ（ＣＰＵ）９ＢのＲＯＭ１０２に記憶さ
れているプログラムは各Ｐ　Ｕ　Ｐ　７５をリセット状
態に保持し、その間、ＣＰＵ９６により大域メモリバス
２４を介してＰＵＰの局所ＲＡＭ８８にソフトウェアが
ロードされる。ＰＵＰ７５の初期プログラムがロードさ
れた後、バスインタフェースプロセッサ９Ｂはリセット
線を解放し、プロセッサはランし始める。

Ｐ　Ｕ　Ｐ　７５とＣＰＵ９Ｂはエクスポート／イン子
ト（ＥＸＩＭ）　　リストメモリ１０６内のＥＸＩＭリ
ストを維持する。このリストは、エクスポート又はイン
ポートされるメモリ語ごとに、その大域メモリアドレス
と、その値と、データの流れの方向及び転送の種類を制
御するためのビットとを含む。

この情報は、大域メモリへの書込み及び入域メモリから
の読取りを実行するためと、プログラムセル間で情報を
転送するために使用される。好ましい実施例においては
、リストは３２ビツトのデータ語と、４０ビツトの大域
メモリアドレスと、いくつかの状態フラグとを保持し、
ＰＵＰごとにＩＬ３８４回の１語トランザクション、す
なわち、プロセッサボードごとに８５，５３８回のトラ
ンザクションを記憶するのに十分な大きさを有する。エ
クスポート／インポートリストは、通常、セルごとに１
６個までのインポートと、８個までのエクスポートとを
保持する。

第１１図に示すように、本発明のシステムを３種類のｌ
１０（入出力）チャネルにより外部装置及び外部システ
ムに結合することができる。直列チャネルは、Ｒ５２３
２、イーサネット、５Ｃ５Ｉなどの周知のプロトコルを
介して直列の相互接続を行う。並列チャネル３０２は大
域メモリから直接に高速並列相互接続を行う。バスチャ
ネル３０４は、本発明の譲受人が製造しているバスリン
クシステムとして知られる市販の製品を介するなどして
、システムメモリへの共用アクセスを可能にする手段を
構成する。並列チャネル３０２は実時間ビデオアクセス
及び高速データベースアクセスを支援する。このチャネ
ルはコンピュータシステム８の大域バスプロトコルに類
似するプロトコルを伴なう３２ビット並列インタフェー
スであって、バスの最高速度で大域メモリとの直接通信
を可能にする。

セル資源を割当てる方式を第１２図に示す。第１２図の
例では、コードは第１番のプロセッサの初めから７つ目
までのセルと、第２番のプロセッサの第１．第４及び第
５のセルと、第３番のプロセッサの第２．第３．第５．
第６及び第７のセルに書込まれている。以下のプロセッ
サについても同様である。セル内のタイルにより使用さ
れる時間をセル内部の矢印の長さで示す。

第１２図の例で、第２番のプロセッサの第１のセルのタ
イルは、システムフレームごとにその変数を発生するの
に他のセルより長い時間を必要とする。この例では、セ
ル３つ分の時間が割当てられている。このように、タイ
ルは３つのセルを使用するので、第２のプロセッサは通
常の１２７個の後続セルではなく、１２５個のセルだけ
を割当てられていることになる。

コンピュータシステムのプロセッサは、Ｃ又はＰａ５ｃ
ａｌなどの標準コンピュータ言語を使用して動作するこ
とができる。しかしながら、コンピュータシステムをさ
らに効率良く利用するためにバラセルと呼ばれる独特の
プログラミング言語が開発されており、これは本発明の
一部を成している。

バラセルは、一般のコンピュータ言語で使用するプログ
ラミング構文ではなく、普通の英語文の構文を使用する
。代数構文を任意に英語文と混ぜても良い。普通の構文
を使用するため、語は文脈に応じて複数の定義を与えら
れ、コードを複数のブロックにグループ分け、すなわち
分割するために句読文字に依存するのではなく、バラセ
ルエディタは色、陰影、ボックス形、線及び字下げなど
の直観的図形を使用する。

バラセルプログラムは多数の互いに独立したタイルと呼
ばれる単位から構成され、タイルはパラセルエディタに
より維持される。タイルは単位として操作できる最小の
プログラミングエンテイテイー（粒子サイズ）であり、
このプログラミングエンテイテイーは、そのタイルプロ
グラムに従って動作するセルに結び付けられる、すなわ
ち結合される。特定の１つのタイルは特定の１つのセル
に結合され、タイルコードはそのセルに同期的に結合さ
れる。単一のタイルを１つ又は複数のセルに結合するこ
とができ、複数のタイルを１つ又は複数のセルに結合す
ることもできるが、所定の結合セルに対する各タイルの
動作は、１フレーム内の所定の時間スロットの間に行わ
れる。このように、所定のプロセス又は動作を実現する
ために、所期の方式でタイルをセルに割当てることがで
きる。

タイルは、それぞれ、大域メモリからデータをインポー
トし、特定のタイルコードに従ってデータを変形し、そ
の結果を大域メモリへエクスホトして戻す。タイルのこ
の動作は第１３図に示されている。概念からいえば、タ
イルを、入力データを出力データに変換する１つの変形
であると考えることができる。タイルは直接相互に作用
せず、大域メモリを介してのみ、別のタイルにより発生
されたデータをインポートし且つ別のタイルにより処理
可能な結果を発生することにより互いに作用する。この
相互作用は第１４図に示されている。

各タイルは連続して、他のタイルのコードと並行してラ
ンする。各タイルは１つ又は複数のステトメント又は規
則をランすることができ、タイルの種類は種々異なって
いて良い、タイルの種類をあらかじめテンプレートによ
り規定しておくので、ユーザーは、テンプレートのブラ
ンクを埋めることにより、システムをプログラムするこ
とができる。

タイルの種類の１つは、関連するセルにより実行される
べきイフゼン（ｉｆ−ｔｈｅｎ）ステートメント、すな
わち規則を提供する規則タイルである。セグメントのイ
フ（ｉｆ’）条件の数及びゼン（ｔｈｅｎ）アクション
の数は任意である。別の種類のタイルは、特定の値に関
して探索を指定する能力を与える探索タイルであり、人
工知能などの目的のために推論エンジンに使用されるこ
とが多い探索メカニズムを構成する。探索タイルは、シ
ステムのメモリスペースの限定された１部について又は
メモリスペース全体にわたって動作させることができる
。

さらにニューロンタイルを使用することもでき、この場
合には、入力は入力関数に従って処理され、続いて出力
関数が発生される。比例積分微分（ＰＩＤ）ループもタ
イルの１種として利用できる。このＰＩＤループは、一
般に、製造管理などの連続工程の制御に使用されるもの
で、ループ内で設定されたパラメータに基づいて１工程
のパラメータを調整する方法を実施する。ＰＩＤループ
タイルは、変数の値の調整のために、ユーザーから変数
へのアクセスを可能にする。ＰＩＤループタイルを使用
して、ユーザーはいくつもの工程制御システムのシミュ
レーションを実際の設置に先立って構成し、制御ループ
を改善することができる。歴時間及びカウントダウンタ
イミングを示すためにタイマータイルを使用することも
てきる。

カウンタがプリセット値、すなわちゼロに達したとき、
タイル出力によって別の事象をトリガすることができる
。

単一の機能を得るために複数のタイルを１つのグループ
にまとめることが可能であり、タイルグループを独自の
インポートとエクスポートを有する単一のタイルとして
扱えば良く、実際に単一のタイルのように見える。この
ことは第１５図に示されている。第１５図において、タ
イルクラスタ３６０は、大域メモリからのインポート及
び大域メモリへのエクスポートの集合体としてワークス
テジョンのスクリーンに表示されている。ラベル５を付
されたタイルクラスタ３６０はラベル１から４までを有
するタイル３６２から構成されており、ユーザーが表示
されたタイルクラスタの「オプン」を選択しない限り、
それらのタイル３６２は表示装置には示されない。適切
なタイルをクラスタ化することにより複雑な機能を実現
でき、タイルライブラリーから、必要に応じて、あらか
じめ規定されたクラスタを呼出すことも可能である。

第１６図は、単一のセルに割当てられている４つのタイ
ルが実行されることを示す。実行後、タイルは自動的に
シーケンスの終端位置へ移行する。

第１６図によれば、第１のフレームの間に第１のタイル
が実行されている。第２のフレームでは第２のタイルが
実行中であり、第１のタイルはシケンスの終端へ移行し
ている。第３のフレームの間に第３のタイルが実行され
、第２のタイルは代わってシーケンスの終端につく。タ
イルは、セルごとに、ラウントロピン方式で実行し続け
る。

第１７図は、タイルの１つがその実行に２フレ一ム以上
を要求する場合にタイルがどのようにスケジューリング
されるかを示す。タイルの斜線領域は、タイルの実行中
の部分を示す。第１のフレームにおいては第１のタイル
が実行中である。第２のフレームでは、第２のタイルの
斜線部分が実行中である。第３のフレームでは第１のタ
イルが再び実行中である。第４のフレームでは、第２の
フレームの間に実行しなかった第２のフレームの斜線領
域が実行中である。

システムのセルは、コードのいずれかのラインが実行さ
れているか否かにかかわらず、一定の資源割当てを得る
。セルにコードが入力されなければ、すなわち、セルに
結合されるタイルがなければ、セルはコードをランせず
、セルにコードが人力されるまでゼロ値をインポートし
続け、ゼロ値をエクスポートし続ける。指定のタイルシ
ーケンスに従って、セルへの最終書込みが第１位にあり
、フレーム中の最終セルが第１位にある。

セルはデータベースに対し並列してアクセスしくこれを
パラベースという）、単一のフレームの間にデータをイ
ンポート又はエクスポートすることができる。第１８図
に示すパラベース大域メモリデータブロックは、メモリ
のブロックへのアクセスを効率良く行うだめのヘッダを
含む。メモリブロックは、通常、４キロバイトの長さで
ある。各セルは、他のどのアクセスとも無関係に、イン
ポート限界内でデータを読取ることができる。読取りは
大域メモリからの１回の取出しとして扱われ、検査は実
行されない。同じようにして短い書込みが実行される。

書込みは変数と、異なるフレームの間に異なるタイルに
より書込まれた他のデータとの相関を妨げるおそれがあ
るので、書込み構造は読取りより幾分か重要である。し
かしながら、実時間システムへの適用の場合、データの
相関は一般に重要ではない。構造全体を読取る又は書込
むときには、複数回の読取りを複数のフレーム時間にわ
たり非同期的に連続して実行することができる。一貫性
は１つのフレームの中でのみ維持される。フレーム時間
を越えると、その項目について書込みが進行中でないこ
とを確認するために、読取りはヘッダを検査する。書込
みが進行中でなければ、読取りシステムは［読取り進行
中」の警告をトグルし、次にデータブロックを読取る。

１フレームの開始時にセルに結合されている全てのタイ
ルは同時にインポートを受取り、計算を並列して処理し
、フレームの終了時にエクスホトを発生する。パラセル
プログラムは、特定のセルと関連するタイルの集合体で
ある。１つのセルと関連するタイルは一度に１つずつそ
のセルに結合され、１フレーム中のそれぞれ対応する時
間スロットの間にランする。

１つのセルの中におけるタイル実行スケジュルは、セル
と関連するタイルの全てがラウントロピンの順序でラン
する（第１６図を参照）ために、そのセルと関連するタ
イルがいくつあるかによって決まる。１つのセルと関連
するタイルが１つしかなければ、そのタイルはセルに永
久に結合され、そのセルに割当てられた実行時間の全て
を受取り、６０ヘルツでランする。１つのセルと関連す
るタイルが２つある場合には、各タイルは１つおきのフ
レームでセルに結合され、３０ヘルツでランする。

１つのタイルが２つ以上のセルと関連していても良いが
、その場合、タイルは、第１２図に示すように、関連す
るセルのそれぞれから実行の順番を受取る。

タイルはそのインポートと、状態と、計算と、エクスポ
ートと、グループと、スケジュールとにより規定される
。

セルはセルメモリと、セル時間と、セルインポートと、
セルエクスポートとにより規定される。

セルメモリは、セルと関連するタイルが利用できる局所
メモリの量である。セル時間は、各フレーム中に結合さ
れたタイルに割当てられる処理時間である。セルインポ
ートと、セルエクスポートはセルに割当てられるＥＸＩ
Ｍリストにより指定され、結合されているタイルにより
使用される。フレーム中に特定の１つのタイルがランさ
れると、そのタイルは、セルに割当てられているインホ
ト、エクスポート及び処理時間の全てを自身のために利
用することができる。ＥＸＩＭリストメモリ１０６（第
２図）に保持されているセルのエクストポートとインポ
ートのリストは動的であり、１つのセルにより処理する
ために異なるタイルが結合されるにつれて自動的に変化
してゆく。

基本タイルは１つのセルに静的に結合され、そのセルの
全ての資源を受取る。基本タイルの数はセルと同数に限
定されている。本発明の構成によれば、プロセッサボー
ドごとに５１２個のセルがあり、プロセッサボードは３
２枚まで使用できるので、基本タイルの最大数は１Ｌ３
８４である。

前述のように、同じプロセッサの１つ又は複数のセルと
関連するタイルグループを形成するようにタイルを組合
せることができる。グループにまとめられたタイルは、
そのグループが関連する全てのセルの資源を全て使用し
て良い。たとえば、１つのタイルが、通常の１６語のイ
ンポートと、８語のエクスポートではなり、３０語のイ
ンポートと、１２語のエクスポートを要求する場合を考
えてみると、このタイルを２つのセルと関連するグルー
プの形にすることにより、タイルがランされるたびに、
通常の２倍の数のインポート及びエクスポートと、通常
の２倍の長さの処理時間とがそのタイルに与えられる。

すなわち、タイルグループが正規のセルの２倍の大きさ
のセルでランされているかのような効果が得られる。

通常、タイルの状態は全てのタイルに対して隠されてお
り、タイルは並行して実行しているかのように扱われる
。タイルシーケンスとして知られる特殊なタイルグルー
プは、正規の規則を順序正しく侵入することができる。

タイルシーケンスに含まれるタイルは、同じフレームの
中で、先行するタイルから状態情報を読取る。さらに、
シケンス中のタイルは、１つのフレームの中で先のタイ
ルにより計算された変数を参照したとき、それが現在フ
レームでそのタイルシーケンスが実行した結果となるよ
うに保証するために、そのフレームの間にユーザーが指
定した順序で実行することができる。これにより、タイ
ルは、後にタイルに供給される値を、次のフレームを待
つ必要なく、同じフレームの中で計算することができる
。

タイルシーケンスの動作を第１９図に示す。この例では
、１フレームの中でセルＡからＥが動作している。通常
の動作では、矢印３５０により示すように、第１のフレ
ームでセルＡがデータをエクスポートし、そのデータは
第２のフレームにおいてセルＥヘインポートされる。ま
た、矢印３５２により示すように、セルＥは第１のフレ
ームでデータをエクスポートすることもでき、そのデー
タは第２のフレームに入ってセルＡヘインポートされる
。

さらに高速の動作の場合、セルＡは、矢印３５４により
示すように、第１のフレームの間にセルＥヘデータをエ
クスポートすることができる。このように、シーケンス
中のタイルは次の時間フレームを待たずに後続するタイ
ルへデータを供給できるのである。同じフレームの中で
後続タイルに供給されるデータは、大域メモリに記憶さ
れず、フレームの終了時には放棄されるという点て、例
外的（パイプ化されたデータ）な変数である。タイルは
、値を標準エクスポートとして大域メモリに書込むこと
により値を保持しておいても良い。パイプライン変数は
、データ辞書における特別の表記により規定される。そ
のような変数が辞書に記入されると、パイプライン変数
は他の変数と全く同様に参照される。ただし、混乱を避
けるために、エディタはパイプライン変数の名を異なる
色で又はその他の明確に識別しつる提示方法で表示スク
リーンに表示する。パイプ化された変数はシケンス外の
タイルをアクセスすることはできないが、シーケンス中
のタイルは、いずれも、その変数を一般的にアクセス可
能な入城変数に複写して良い。

タイルシーケンスは、２つ以上のタイルが同じ変数に対
してエクスポートアクセスを有するときに「最新の書込
みが最優先」となるように決定される。２つ以上のタイ
ルが同じ変数を更新しなければならない場合、タイル動
作の順序が割当てられ、所期のエクスポートが常に発生
されるように順序づけられたエクスポートを発生するた
めに、それらのタイルは関連するセルに割当てられる。

ＥＸＩＭリストは、エクスポートとインポートのシーケ
ンスを規定する。所定のタイルが「最優先」にならなけ
ればならないときには、タイルのセルへの結合の順序は
その最優先を確保するように指定される。

タイルは、ワークステーションにより維持される配分タ
イルデータベースに記憶される。それらのタイルはタイ
ルエディタにより表示及び変更が可能である。ユーザー
は独力で、すなわち、バラセルライブラリーからのタイ
ルテンプレートを利用し、用途に適合するようにテンプ
レートを変形することにより、タイルを生成することが
できる。

ナビゲータと呼ばれる図形インタフェースは、特定のタ
イルにおけるコードに対してアクセスを行うために、特
定のタイルまで拡張可能な様々な詳細のレベルで小さな
タイルグループの表示を可能にすることにより、タイル
データベースを管理し且つ検査する手段である。ナビゲ
ータは、３Ｘ３のタイルマトリクスを複数レベル含むピ
ラミッド形構造を有する。このように、バラセルプログ
ラムは様々なレベルのタイルグループとして編成されて
、プログラムを階層の形で見られるようにする。このナ
ビゲータツールは、本発明のシステムを構成するプロセ
ッサセルの数が多いために必要とされる。この構成によ
れば、それぞれが任意の数のタイルをランすることがで
きる１６，３８４個のプロセッサセルを利用することが
でき、ここに開示するナビゲータツールがないと、この
ように多数のタイルや変数によって、システム及びプロ
グラムの管理は困難になってしまう。

ナビゲータピラミッドを第２０図に示す。図示されるナ
ビゲータピラミッドは、３×３のマトリクス４００とし
て配列された最上レベルのタイルを含む。タイルの１つ
４０１は、中央レベルに表示される別の３×３マトリク
ス４０２に拡張されている。

このマトリクスは、下方レベルに示されるさらに別の３
×３マトリクス４０４に拡張されたタイル４０３を含む
。各マトリクスの３×３個のタイルをワークステーショ
ン１０に表示することができる。

それぞれの表示タイル、すなわちウィンドウはコード又
は別のレベルのマトリクスを含む。各レベルのピラミッ
ドは別の３Ｘ３マトリクスから成ることかでき、最下位
レベルのマトリクスはタイルのみを含む。このレベルで
は、それらのタイルのコードが見られる。各マトリクス
の全ての要素が情報を含む必要はなく、マトリクスの中
にブランクの要素があっても良い。

第２１図に示すように、多層のピラミッドを表示するこ
とができる。第２１図では、次の層に拡張されるタイル
をそれぞれ強調して示している。このようにして、ピラ
ミッドの各層を通るスレッドが図形として表わされる。

第２２図は、タイルとそれに関連するセルを立体的に表
わした図であり、それぞれのセルにおいてタイルが使用
する時間の量を示す。各セル位置５００は、その位置の
ブロックの高さにより表わされる１つ又は複数のタイル
を有し、各ブロックに付された陰影はそのタイルに必要
な計算時間を表わす。

セルがメモリをどのように使用するかを第２３図に示す
。斜線を付したセルは、そのセルについて利用可能なメ
モリが存在しないことを示す。第２２図及び第２３図の
視覚表示は、タイルの実行及びタイルのセルへの割当て
を管理するのに有用である。

たとえば、セルに関連するタイルが使用するセル時間の
量を表示するために、別の図形表示方法を利用すること
も可能である。

タイルの実行はそれぞれのセル内でラウントロピン方式
で起こる。デバッグを目的として、あるいは、１つ又は
複数のタイルについてインポート及びエクスボートデー
タを変更するために、ユザー側でタイルの実行をトラッ
キングし、それを表示することができる。

ナビゲータは、システムの様々に異なる面をワークステ
ーションのスクリーンを介してユザーに提示することが
できるように、システム内の全ての情報をトラッキング
する完全データベースシステムを含む。

ワークステーション１０は、ユーザーがプログラムを書
込み、その実行のためにプログラムをコンピュータシス
テムにロードすることや、プログラムのテキストを変更
することによりコードを編集すること、タイルがどのプ
ロジェクトに属するかを指定することによりコードを管
理すること、変数が参照されるドキュメンテーション及
びタイルのリストを求めることにより変数を発見するこ
と、タイルを１つの表示レベルから別のレベルに移行す
ること、タイルをグループにまとめる又はタイルグルー
プを解体すること、タイルを別のプロセッサに移行する
こと、又はタイルが実行される順序を変更することを可
能にするエディタを提供する。

ワークステーションＩＯは、変数又は変数群、タイル、
プロセッサ又はコンピュータシステム全体をイネーブル
又はディスエーブルすると共に、ユーザーの入力を修正
するスペルチェックソフトウェアを提供することにより
、パラセルデバッグの制御をも可能にする。また、変数
の値をサンプリングして、プロットし、どのタイルが変
数を変更しようとしていたかを知るために変数が変更さ
れた時点をトラップし、様々なタイルにより使用される
時間及びメモリに関する統計を求め、プログラムがラン
している間、システムハードウェアが正しく動作してい
ることを保証することにより、プログラム動作を監視す
るために、ワークステジョンを使用することもできる。

ユーザーが１つのタイルの内容を編集した後、エディタ
は、自動的に、（１）修正済みタイルをそのソースコー
ドフォーマットからコンピュータシステムにより実行可
能な形態に変換し、（２）新たなタイルコードをコンピ
ュータシステムへ伝送し、（３）適切なプロセッサボー
ドのパスインタフニスプロセッサに、新たなタイルを正
しい記憶場所にロードするよう指示する。新たなコード
がプロセッサにロードされ、実行に向けて準備されてい
る間、コンピュータシステムのサイクルは遅延しない。

第２４図に示すように、各タイルは、１から１０までの
番号を付されたステートメントを含む。個々のステート
メントは、それ自体、主ステートメントの中の１０個の
ステートメントに拡張される。ステートメント番号５０
０は、タイル内の場所と関連しており、特定のステート
メントと関連しているのではない。

１つのステートメントは次のような形態をとる。

＃名前〔イネーブル条件〕条件・・・アクション（１つ
又は複数の）・・・ 各ステートメントは、そのステートメントのランを可能
にする条件を指定する「イネーブル」条件５０２を含む
。イネーブル条件は、ステトメントの「イフ」条件５０
４におけるイネーブル変数を指示する。名前、イネーブ
ル条件及び条件は、ステートメントごとに任意である。

イネーブル条件が指定されなければ、システムは、イネ
プルされる条件に対してデイフォルト状態にある。

各システムサイクルの開始時に、タイルの全てのステー
トメントの条件が検査されて、イネーブル済ステートメ
ントのリストが作成される。イネーブル条件が満たされ
ているステートメントはイネーブルされ、そのサイクル
の間、ランする。

全てのセルは並列してランするので、全てのステートメ
ントは入城変数に関して同じ値を得る。

変数状態の変化に際して、コード実行を条件づけするこ
とができる。バラセルでは、ユーザーは正と負の端と、
ゼロ状態及び非ゼロ状態とを検出することができる。た
とえば、５０６で示されるイネーブル条件〔Ａがオンす
る〕は、ｒＡＪがオフからオンに変化したシステムサイ
クルの直後のシステムサイクルの間にのみ満たされ、「
Ａ」がオフし、再びオンするまで、再度溝たされること
はない。レベルの値がＸより大きい場合にイネーブルす
る（１）〔レベル〉Ｘ〕　；レベルの値がＸより大きく
なったサイクルの後のサイクルでイネーブルする（２）
〔レベルは〉Ｘになる〕　；及びレベルがＸからＹの範
囲を出た後のサイクルにイネーブルする（３）〔レベル
は範囲Ｘ−Ｙを出る〕などの条件についても、同様の規
則が適用される。

一般に、遷移をイネーブルする条件は、監視される条件
が真になったサイクルの厳密に１つ後のサイクルで有効
になり、その後は、イネーブル条件が少なくとも１回の
システムサイクルについて保持を中止するまで再び有効
にはならず、続いて再び保持状態となる。

いずれのステートメントの「イフ」部分にも、時間によ
って左右される述語が含まれているであろう。ステート
メントの「イフ」部分は、イネーブル条件がイネーブル
されない限り、処理されない。このように、ステートメ
ントの「イフ」部分に述語が挿入された場合、その述語
は、それが満たされているか否かを知るために、サイク
ルごとに検査されるが、「イフ」の中の条件は、ステー
トメントがイネーブルされない限り、検査されない。

タイル全体をイネーブル又はディスエーブルするのに加
え、ユーザーは、１つのタイルの個々のステートメント
をイネーブル／デイスェルプルするために、スロット番
号を参照しても良い。ユザーがステートメントを「ディ
スエーブル」すると、そのステートメントは再びイネー
ブルされるまで実行不可能になる。第２４図に示す通り
、ディスエーブルされたステートメントは、ユーザーが
それをトラッキングできるように、異なる背景を伴なっ
てエディタスクリーンに表示される。入城変数を操作す
ることにより、ステートメント相互間のイネーブル及び
ディスエーブルを行うことができる。

ユーザーが１つのタイルに１１以上のステートメントを
望む場合には、それぞれのステートメントスロットを拡
張して、さらに１０個のスロットを得れば良い。好まし
い実施例においては、これは、所望のステートメント、
すなわちスロット位置へカーソルを移動した後に、カー
ソルマウスボタンを２度押すことにより実行される。従
属スロットはｎ、１．ｎ、２等々の番号を付され、−次
スロットと同一のイネーブル条件を有する。全てのスロ
ットが使用中であるとき、セルは「充満」状態にあり、
それ以上のステートメントを保持することはできない。

主スロットがディスエーブルされると、エディタは、全
ての従属スロットを同様にディスエーブルすべきか否か
をユーザーに尋ねる。しかしながら、従属スロットの１
つ１つがディスエーブルされる場合には、他のスロット
は影響を受けない。

パラセルはプログラマブル−コントローラにおけるタイ
マー及びカウンタのように動作するルプ構文を支援する
。〔１０分間、Ａを真にセットせよ〕又は〔５分間待っ
た後、Ａを真にセットせよ〕などのステートメントが可
能である。

「待機」指令は、ステートメントからエクスポートされ
た変数がステートメントの終了時まで大域メモリに書込
まれないという点で、一般規則の例外である。ステート
メントが「待機」により一時停止されている場合、「待
機」の前に計算されたエクスポートは、待機が起こった
サイクルの終了時にエクスポートされる。そうでなけれ
ば、５分間のインタバルの終了時まで値は決して大域メ
モリに書込まれず、そのまま据置かれてしまうであろう
。待機ステートメントはこのインタバルの間だけステー
トメントの実行を停止するばかりでなく、待機の前に計
算された変数を、待機の終了まで待たずに、現在のサイ
クルの終了時に強制的に大域メモリに書込ませる。１つ
のセルの１っのステートメントの待機は、他のステート
メントに影響を及ぼさない。

パラセルは２つのクラスのループ、すなわち（１）１回
のシステムサイクルの中で起こるループと、（２）シス
テムサイクルごとに１度起こるルプとを支援する。さら
に、システムサイクルごとに１項目ずつの速度で情報の
集合を探索するループもある。

メモリには、ユーザーにより入力され、著者及び関連タ
イルにより保持される変数を記憶するための辞書が設け
られている。パラセルの用語を語の置換えや、別名の使
用により拡張することができる。パラセルエディタには
未知の語をプログラマ−が入力したとき、エディタは、
その語をエディタが理解しつる用語で定義する機会をプ
ログラマ−に与える。パラセルエディタが理解しうるよ
うに新たな語がプログラマ−により定義されてしまうと
、その定義は、エディタが新たな語を理解することがで
きるように、タイルと関連する辞書に記録される。

ユーザーは既存の語を選択し、それを以前の語の同義語
としてエディタに受入れさせることができる。同義語は
関連名の辞書に影響を及はすのみである。新たな名を既
存の語の同義語として識別すると、新たな名が現われる
辞書記述類と、既存の語が定義されている辞書記述類と
の間にリンクが成立する。

ユーザーは新たな語をあるクラスの一部として指定する
こともできる。クラスは、本質的には、そのクラスの新
たな例をいかにして作成するかを教えるテンプレートで
ある。１例」は、エディタには既に知られている１つの
クラスの新たな対象物を作成する。対象物は大域メモリ
内のスペースを割当てられ、それが固有の対象物でなけ
れば、新たな対象物はそのクラスのメンバーズリストに
追加される。

さらに、ユーザーはクラスを先祖クラス及び属性に関し
て規定することもできる。新たな例を作成するためには
、必要な全ての属性について値を指定しなければならな
い。指定されない属性には、属性がデイフォルト値を有
するか否かに応じて、デイフォルト値が与えられる。

先祖クラスの属性は新たなりラスの属性として包含され
る。属性名の間でコンフリクトが生じれば、先にリスト
アツブされた先祖からの名が修飾なしに使用され、他方
の名はその前にクラス名と、「〉」などの記号とを付す
ことにより修飾される。

属性はデイフォルト値と、それらが索引付けされている
か否かに関して指定される。索引付き属性は、索引付け
されていない属性より速く探索できるであろうが、索引
の作成と維持にはメモリスペースと、処理時間の双方を
費さなければならな最後の特徴として、ユーザーは既存
の例に対して新たな属性を指定することができる。ユー
ザーはクラス名と、デイフォルト値と、属性が要求され
るか否かと、属性が索引付きであるか否かとを指定し、
属性は指定されたクラスに追加される。

これは、それ以降の例が新たな属性を伴なって作成され
るように、テンプレートを変化させる。新たな値がデイ
フォルト値を有する場合、そのデイフォルト値は既存の
対象物に適用される。デイフォルトが存在せず且つ属性
が指定されないならば、属性の値はそのデータタイプに
関してはデイフォルトである。

パラセルは変数に記憶されるいかなるものに対してもソ
フトウェアの適応を支援するので、プログラマ−は、新
たな変数に記憶されるべきデータのタイプを指定する必
要がない。好ましい実施例によるパラセルの場合、エデ
ィタは、３２ビツト及び６４ビツトの浮動小数点数と、
３２ビツトの整数と、８０ビツトの実数と、２５０字ま
での文字ストリングと、スペースにより分離されるスト
リング状文字として規定される語と、プール代数と、文
字と、番号付きタイプとに対して変数クラスを認識する
。

どの変数にも、何らかのタイプの値が割当てられる。変
数をプログラムにより操作できるように、適切なタイプ
変換が自動的に実行される。変換が不可能であれば、デ
バッグバスを介してラン時間誤り信号が供給される。

「タイプ」機能は、サイクル中にそれが呼出されたとき
に変数に記憶されるデータの種類を決定する。パラセル
に組込まれている全てのデータタイプと、ユーザーが規
定したタイプに同様の検査動作を利用することかできる
。そのような機能があるために、ユーザーは、あらかじ
めタイプを宣言することに配慮せずに、プログラムを書
込める。

新たな対象物が作成されると、その対象物は、タイプに
よって決まるデイフォルト値を与えられる。整数、浮動
小数点数及び実数は「数にあらず」としてデイフォルト
し、ストリングはブランク線にデイフォルトし、プール
代数は「数にあらず」としてデイフォルトし、文字はブ
ラングスペースにデイフォルトし、ユーザー規定クラス
の例はユーザーにより指定されたものとしてデイフォル
トする。新たな値がバラセルからエクスポートされるま
で、又は新たな値がワークステーションからセットされ
るか、入出力カードにより読込まれるまで、対象物は、
まだ値が計算されていないことを示す「数にあらず」と
いう値を有する。

誤りに至ると思われるタイプのコンフリクトは、１つの
データタイプから別のデータタイプへの変換を規定する
ことにより、最小限に抑えられる。

数はストリングに変換可能であり、ストリングの中には
数に変換可能なものもある。プール代数は１及び０に変
換され、ストリング及び文字は空量外の何らかの値であ
れば真である。パラセルは工］算された対象物に「語り
」属性を割当て、データを両立するタイプに変換しよう
とする努力が全て失敗したときにのみ、値をそのままに
放置する。

パラセルデータベースは、名前の付いたセットに関連付
けされるパラセル対象物の集合体である。

ユーザーはセットを探索することができ、属性値を見る
ことにより対象物を識別した後、選択した対象物の属性
を変更する。セットは、通常、各セルにおいてシステム
サイクルごとに対象物１つの速度で探索される。ユーザ
ーがさらに高速の探索を望む場合には、対象物のセット
を複数のセル間に分割しなければならない。

バラセルは、加算、減算、乗算、除算及び比較といった
通常の演算機能と、標準の三角関数を支援する。演算誤
り条件は、その結果として、Ｉ　ＥＥＥ浮動小数点規格
で指定されるような値をもたらし、「誤り」属性がセッ
トされる。誤り属性は計算中に伝播する。

バラセルは、さらに、通常のストリング動作をも提供す
る。パラセルプログラムは、構造にかかわらず、ＰＩＭ
においてどのようなデータのストリング探索でも実行で
きる。ストリングが発見されてしまえば、パラセルはテ
キストストリングだけでなく、ストリングが発生した対
象物を発見したことになる。

フィルタは、セルが変数値を処理する前に変数値を修飾
できるようにする特殊なりラスの組込み機能である。フ
ィルタは、セルによる変数処理のために、変数を平均し
、結合し、積分し、微分し、また、その他の方法により
さらに処理しやすい形態にするために使用される。フィ
ルタは、イネーブル条件が検査される前及びステートメ
ントが実行される前に計算され、情報のロスを阻止する
ために、フィルタを通される値を指すステートメントが
イネーブルされるか否かを計算する。たとえば、フィル
タが導関数を計算する場合、ステートメントがその導関
数を見ているか否かにかかわらず精度を維持するために
、新たな値が処理されなければならない。

バラセル対象物の作成及び削除は、ワークステーション
又はセル中のバラセルプログラムを介して可能である。

対象物を作成するには、新たな変数を作成するために未
知の名をエディタに人力する；辞書を編集し、新たな名
を定義する：　「作成」指令を使用するなどのいくつか
の方法がある。

対象物を排除するときには、ワークステジョン又はバラ
セルプログラムから［削除（Ｋｉｌｌ）Ｊ指令を人力す
る。プログラムから削除された対象物は永久に失なわれ
る。ワークステーション支援ソフトウェアから削除され
た対象物は、動作が「不実行」バッファに入れば、再利
用可能となる。

事故をできる限り少なくするために、エディタはワーク
ステーションからの削除指令を検査するが、セルにおけ
る削除動作は検査されない。

名前付き対象物がワークステーションから削除されると
、エディタはいずれかのセルがその対象物を指示してい
るか否かを知るための検査を実行する。対象物を指示す
るセルが存在しなければ、エディタは対象物を削除する
。名前及びその全ての別名は全ての辞書から除去され、
先に割当てられていた大域メモリのスペースは再利用さ
れ、対象物の存在に関する全ての知識は消去される。

対象物を指示しているセルが存在する場合には、エディ
タはその対象物に関する辞書記述項に「削除」フラグを
示し、メモリの「削除」フラグをセットする。「削除」
された属性がセットされると、対象物をインポートして
いるセルはデイフォルト値を得る。先の対象物を指示し
ているセルはまだラン中であるので、辞書記述項を除去
することはできない。辞書記述項と大域メモリのスペス
は、対象物を指示する最後のセルが放棄されるか、又は
対象物を指示しなくなるように変更されたときにのみ放
棄される。

上述の実施例は、人口知能用として適用される場合など
のように、高速実時間推論及びそれに類する問題を解決
するための並列処理システムとして動作している。さら
に、本発明は、ＶＬＳＩ半導体チップに設けられている
ような微粒子プロセッサのエミュレーションを構成する
ために、同じシステムアーキテクチャとソフトウェア制
御を利用して動作する。このエミュレーションは微粒子
プロセッサチップを設計するためのデザインツールとし
て、あるいは、複数の微粒子プロセッサを含む集積チッ
プの代わりに使用可能である。

従って、数多くの目的に対して、本発明のエミュレーシ
ョン動作はカスタムＶＬＳＩチップの設計製造を不要に
し、しかも、そのようなチップにより得られる性能を保
つ。上述のシステムにおいては、マイクロプロセッサの
制御のために大量のコードを有するプログラムが一般に
必要とされるようなＭＯｌＯｒＯＩａ　６８０３０など
の大粒子マイクロプロセッサを採用する。本発明によれ
ば、物理的マイクロプロセッサは、本発明のソフトウェ
アにより、複数の微粒子プロセッサ、すなわち、セルに
区分され、それらのセルは、それぞれが独立して動作す
る個々のプロセッサのアレイとして機能し、また、プロ
グラマ−やユーザーにもそのように見える。それぞれの
微粒子プロセッサ（セル）は、先にタイルとして説明し
た少量のコードのみを必要とする。各微粒子プロセッサ
は独自のメモリを有すると共に、１群のセルによって共
用される共用局所メモリに対してアクセスする。また、
それぞれの微粒子プロセッサは大域メモリをもアクセス
し、セルは大域メモリにより互いに通信することができ
る。各微粒子プロセッサは集積ＶＬＳ　Ｉ半導体回路の
微粒子プロセッサと同じように機能する。

以上の説明から明らかであるが、本発明の真の趣旨から
逸脱しない他の変形及び変更は当業者には自明であろう
。従って、特許請求の範囲に指示される事項を別として
、本発明は特定して図示、説明されているものに限定さ
れてはならない。

【図面の簡単な説明】

第１図は、本発明によるコンピュータシステムのブロッ
ク線図、 第２図は、第１図のコンピュータシステムのプロセッサ
ボードのブロック線図、 第３図は、第２図のバスインタフェースプロセッサのブ
ロック線図、 第４図は、第３図のユーザープロセッサのブロック線図
、 第５図は、第１図のバスアービトレーションボードのブ
ロック線図、 第６図は、第１図の大域メモリボードのブロック線図、 第７図は、第６図のメモリバンクのブロック線図、 第８図Ａから第８図Ｈは、システムの動作を図示するの
に有用なタイミング図、 ′＠９図は、インポートとエクスポートのタイミングを
示すタイミング図、 第１０図は、インポートとエクスポートのタイミンクを
さらに示すタイミング図、 第１１図は、システムの入出力チャネルを示すブロック
線図、 第１２図は、システムのタイルの代表的な時間割当て図
式を示すチャート、 第１３図は、大域メモリからデータをインポートし、大
域メモリへデータをエクスポートするタイルの略図、 第１４図は、大域メモリと共動する複数のタイルの略図
、 第１５図は、複数のタイルのより大きい有効タイルへの
統合を示す略図、 第１６図は、順次実行のために１つのセルに割当てられ
た複数のタイルの略図、 第１７図は、実行に２つ以上のサイクルを必要とするタ
イルがいくつか含まれる場合のタイルのスケジューリン
グを示す略図、 第１８図は、大域メモリのデータブロックに含まれるデ
ータベースの略図、 第１９図は、１つのフレームの中での、また、連続する
フレームの間でのセルからのデータのエクスポートを示
す略図、 第２０図は、複数のレベルにわたるセルマトリクスを視
覚的に表示するナビゲータピラミッドの略図、 第２１図は、ナビゲータピラミッドを通る経路を示す複
数のレベルのセルマトリクスの略図、第２２図は、それ
ぞれのセルでタイルにより費される時間の量を示す略図
、 第２３図は、プロセッサのセルにおけるメモリの利用状
態を示す略図、 第２４図は、ワークステーションの表示装置に現われる
バラセルステートメントを示すチャートである。 ８・・・コンピュータシステム １０・・・ワークステーション　１２・・・入出力ボー
ド１６・・・ホストコンピュータ　１８・・・入出力ボ
ード２２・・・入出力ボード　　　　２４・・・大域メ
モリバス２６・・・メモリボード ３０・・・プロセッサボード

Claims (1)

1. 【特許請求の範囲】 １、実時間論理推論を実行する並列処理システムにおい
   て、 それぞれが、所有するプロセッサのためのプログラムデ
   ータと、そのプロセッサにより実行されたプログラムか
   ら結果として発生する中間データとを記憶する局所メモ
   リを有し、 プログラムされた数式を実行するように動作し、局所メ
   モリとプロセッサとの間に独自の命令の流れを有すると
   共に、局所メモリとプロセッサとの間に独自のデータの
   流れを有する複数のプロセッサセルと； プロセッサセルからの最終データを記憶し、プロセッサ
   セルにデータを供給する大域メモリ手段と； 全てのプロセッサセルに大域メモリ手段を同時に有効に
   アクセスさせるために、それぞれのプロセッサセルを大
   域メモリ手段に結合するバス手段と； 各プロセッサセルは大域メモリ手段からデータをインポ
   ートすると共に、大域メモリ手段へデータをエクスポー
   トするように動作し、各プロセッサセルは、他のプロセ
   ッサセルからのデータに対するアクセスを、大域メモリ
   手段からのみ得ることとを具備する並列処理システム。 ２、ユーザーからそれぞれのプロセッサセルへのアクセ
   スを可能にするユーザーインタフェースをさらに含む請
   求項１記載の並列処理システム。 ３、それぞれのプロセッサセルはそれぞれ対応するプロ
   グラム規則に従って動作している請求項１記載の並列処
   理システム。 ４、プロセッサセルは１つの時間フレームの中で動作し
   、各プロセッサセルはそのフレームの１部分の中で動作
   する請求項１記載の並列処理システム。 ５、１つの時間フレームの中で、全てのプロセッサセル
   が大域メモリ手段からデータをインポートし且つ大域メ
   モリ手段へデータをエクスポートする請求項４記載の並
   列処理システム。 ６、プロセッサセルは、時間フレームの開始時にデータ
   をインポートし、時間フレームの終了時にデータをエク
   スポートする請求項５記載の並列処理システム。 ７、時間フレームごとに、各プロセッサセルはその変数
   に関して新たな値を計算し、新たな変数値を大域メモリ
   手段へエクスポートする請求項６記載の並列処理システ
   ム。 ８、プロセッサセルによる計算はインポートとエクスポ
   ートとの間で起こる請求項７記載の並列処理システム。 ９、それぞれ、時間フレームの１／ｎの部分の中で動作
   するｎ個のプロセッサセルが存在する請求項４記載の並
   列処理システム。 １０、１個以上のプロセッサセルから構成されるセルグ
   ループと； それぞれが１つのプロセッサを動作させるための１つの
   プログラムを構成するタイルを１つ以上のタイルグルー
   プとを含み、 セルグループにタイルにより提示されたプログラムコー
   ドをランさせるために、タイルグループ中のそれぞれの
   タイルをセルグループ中の選択されたセルに順次割当て
   ることから成る請求項１記載の並列処理システム。 １１、セルグループは一定の動作時間フレームを有し、
   タイルグループ中の各タイルは、その動作時間フレーム
   の中の１つの時間スロットを公平に割当てられている請
   求項１０記載の並列処理システム。 １２、プロセッサセルを、単一のプロセッサセルとして
   取扱うことができるより大きな単位にグループ分けする
   ことが可能である請求項１記載の並列処理システム。 １３、１つのプロセッサセルを２つ以上のより大きな単
   位のグループ分けの中で利用することが可能である請求
   項１記載の並列処理システム。 １４、各セルプログラムはイフゼン（ｉｆ−ｔｈｅｎ）
   ステートメント、演算ステートメント又は論理ステート
   メントであり、全てのプロセッサセルは同時に動作し且
   つ並列して実行する請求項１記載の並列処理システム。 １５、各プロセッサセルは、局所メモリに、１つの特定
   の演算を実行するためのプログラムを有する請求項１記
   載の並列処理システム。 １６、それぞれのプロセッサセルに対する視覚アクセス
   のために、全てのプロセッサセルに関する図形表示のた
   めのセルマネジャを含む請求項２記載の並列処理システ
   ム。 １７、プロセッサセルは時間フレームの中で指定された
   順序で動作し、１つのモードにおけるプロセッサセルは
   １つの時間フレームの終了時にデータをエクスポートす
   るように動作し、別のモードにおけるプロセッサセルは
   １つの時間フレームの中でデータをエクスポートするよ
   うに動作する請求項４記載の並列処理システム。 １８、それぞれが１つの数式を含むことができる複数個
   のプロセッサセルを有するコンピュータシステムにおい
   て、 １つ以上の変数を含む数式を各プロセッサセルに書込む
   過程と； それぞれのプロセッサセルを大域メモリに結合する過程
   と； 変数の値を大域メモリに記憶する過程と； 変数に関する値を大域メモリからプロセッサセルにイン
   ポートする過程と； 前記インポートされた値を使用してプロセッサセルによ
   り計算された新たな変数の値をプロセッサセルから大域
   メモリへエクスポートする過程とから成る方法。 １９、プロセッサセルの第１のレベルのマトリクスを規
   定する過程と； 第１のレベルのマトリクス内の１つのセルに含まれて、
   プロセッサセルの少なくとも１つの別のレベルのマトリ
   クスを規定する過程と； それぞれがコードのみを含むプロセッサセルから成る最
   低のレベルのマトリクスを規定する過程とをさらに含む
   請求項１８記載の方法。 ２０、それぞれが、コード又は公式を有するタイルを１
   つ以上含んでいる複数のプロセッサセルを有するマルチ
   プロセッサコンピュータシステムで使用するための、全
   てのタイルをアクセスする手段において、 それぞれがコード又は数式を含むタイルから成る第１の
   レベルのマトリクスを表示する手段と；第１のレベルの
   マトリクスの選択されたタイルに含まれるタイルから成
   る第２のレベルのマトリクスを表示させるための数式を
   含む１つのタイルを表示されたタイルの中から選択し、 選択されたタイルがコードを含むまで各レベルのマトリ
   クスから数式を含むタイルを選択するように動作する選
   択手段と； コードの検閲及び改訂を可能にするために、コードを含
   むタイルを表示する手段とを具備する手段。 ２１、それぞれが、コード又は数式を有するタイルを１
   つ又は複数含んでいる複数のプロセッサセルを有するマ
   ルチプロセッサ計算システムで使用するための、全ての
   プロセッサセルをアクセスする方法において、 それぞれがコード又は数式を含むタイルから成る第１の
   レベルのマトリクスを表示する過程と；表示されたタイ
   ルの中から１つを選択する過程と； 表示されたタイルがコードを含む場合、検閲及び／又は
   改訂のためにそのコードを表示する過程と； 表示されたタイルが数式を含む場合、第１のレベルのマ
   トリクスの選択されたタイルに含まれるタイルから成る
   第２のレベルのマトリクスを表示する過程と； 表示されたマトリクスから、次のマトリクスレベルのタ
   イルのマトリクスを表示させる数式を含む１つのタイル
   を選択する過程と； 選択されたタイルがコードを含むまで選択を継続する過
   程とから成る方法。 ２２、それぞれが複数のセルを有する複数の処理モジュ
   ールと； 大域メモリと； 大域メモリに結合される第１のバス手段と；処理モジュ
   ールごとに１つずつ設けられ、大域メモリからセルへデ
   ータを搬送すると共にセルから大域メモリへデータを搬
   送するために、処理モジュールを第１のバス手段に結合
   するように動作する入出力手段と； 処理モジュールごとに設けられるモジュールメモリと； 処理モジュールごとに設けられ、１つの処理モジュール
   のセルからモジュールメモリへデータを転送すると共に
   、モジュールメモリからそれらのセルへデータを転送す
   る第２のバス手段とを具備するマルチプロセッサコンピ
   ュータシステム。 ２３、１つ以上の大粒子マイクロプロセッサと；マイク
   ロプロセッサを、独自のメモリをそれぞれ有する複数の
   微粒子仮想プロセッサに区分するソフトウェア手段とを
   具備する多重処理システム。 ２４、１群の仮想プロセッサに結合される共用局所メモ
   リと； 全ての仮想プロセッサに結合される大域メモリとを含む
   請求項２３記載の多重処理システム。 ２５、大粒子マイクロプロセッサは単一のチップに含ま
   れる請求項２４記載の多重処理システム。 ２６、各微粒子仮想プロセッサは連続して、互いに独立
   してランし、通常の動作中はイネーブル又はディスエー
   ブル不可能である請求項２４記載の多重処理システム。 ２７、各微粒子仮想プロセッサは、一定の粒子サイズを
   有し且つインポート及びエクスポートが一定に定められ
   ている所定の小粒子プログラム装置に従って動作する請
   求項２６記載の多重処理システム。 ２８、各微粒子仮想プロセッサは、所定の時間スロット
   の間に大域メモリと通信するように動作する請求項２７
   記載の多重処理システム。 ２９、微粒子仮想プロセッサは大域メモリを介してのみ
   互いに通信する請求項２８記載の多重処理システム。 ３０、各微粒子仮想プロセッサは大域メモリに対する同
   時アクセスを有効に有する請求項２４記載の多重処理シ
   ステム。 ３１、微粒子仮想プロセッサは、それぞれ、所定のイン
   ポートに応答して所定のエクスポートを発生するために
   、イフゼン（ｉｆ−ｔｈｅｎ）規則に従って動作する請
   求項２９記載の多重処理システム。 ３２、微粒子仮想プロセッサは、それぞれ、インポート
   条件が真であれば第１のエクスポートを発生し、インポ
   ート条件が偽であれば第２のエクスポートを発生する請
   求項３１記載の多重処理システム。 ３３、微粒子仮想プロセッサは、それぞれ、インポート
   条件が真であるときにそのエクスポートを発生するため
   に連続動作する請求項３１記載の多重処理システム。 ３４、ソフトウェア手段は、真である集合的インポート
   条件に応答してエクスポートを発生するように共動する
   ことにより、複数の微粒子仮想プロセッサの規則から構
   成される複合規則を処理するために、複数の微粒子仮想
   プロセッサを１グループとして規定する手段を含む請求
   項３３記載の多重処理システム。 ３５、それぞれが、所有するプロセッサのためのプログ
   ラムデータと、そのプロセッサにより実行されたプログ
   ラムから結果として発生する中間データとを記憶する局
   所メモリを有し、 それぞれのプロセッサセルはそのプロセッサセルの動作
   に関するプログラムを構成するタイルを実行するように
   動作し、局所メモリとプロセッサセルとの間に独自の命
   令の流れを有すると共に、局所メモリとプロセッサセル
   との間に独自のデータの流れを有する複数のプロセッサ
   セルと；プロセッサセルからの最終データを記憶し、プ
   ロセッサセルにデータを供給する大域メモリ手段と； 全てのプロセッサセルに大域メモリ手段を同時に有効に
   アクセスさせるために、それぞれのプロセッサセルを大
   域メモリ手段に結合するバス手段と； 複数のタイルのそれぞれを選択されたプロセッサセルに
   割当てる手段とを具備し、各プロセッサセルは、そのタ
   イルの制御の下に、大域メモリ手段からデータをインポ
   ートすると共に、大域メモリ手段へデータをエクスポー
   トするように動作し、各プロセッサセルは他のセルから
   のデータに対するアクセスを大域メモリ手段からのみ得
   る並列処理システム。 ３６、プロセッサセルに関するエクスポート及びインポ
   ートを規定するメモリリストを含み、各タイルをプロセ
   ッサセルに割当てる前記手段は、２つ以上のタイルが同
   じ変数に対するエクスポートアクセスを有する場合にタ
   イルの優先順位を指定する手段を含む請求項３５記載の
   並列処理システム。 ３７、割当てる手段は、タイル動作のシーケンスを規定
   するように順序づけされたプロセッサセルのエクスポー
   ト及びインポートのメモリリストを含む請求項３５記載
   の並列処理システム。 ３８、プロセッサセルは所定のインポート及びエクスポ
   ートにそれぞれ割当てられる請求項３５記載の並列処理
   システム。 ３９、複数のプロセッサセルから構成される処理装置と
   ； 処理装置のプロセッサセルを指定の時間フレームの中で
   指定の順序でランさせる手段と； 処理装置のプロセッサセルに時間フレームの終了時と、
   時間フレームの中で、１つ以上の他のセルに対してデー
   タをエクスポートさせる手段とを含む請求項３５記載の
   並列処理システム。 ４０、それぞれ、複数のプロセッサセルから構成され、 それぞれのプロセッサセルは単一のプログラムをランす
   るように動作する１つ以上の処理装置と；１つの処理装
   置のプロセッサセルを指定の時間フレームの中で指定の
   順序でランさせる手段と；１つの処理装置のプロセッサ
   セルに時間フレームの終了時と、時間フレームの中で、
   １つ以上の他のセルに対してデータを供給させる手段と
   を具備するコンピュータ処理システム。 ４１、大域メモリ手段は、大域メモリ手段内のデータに
   対し演算機能及び／又は論理機能を実行する演算論理手
   段を含む請求項１記載の並列処理システム。 ４２、大域メモリ手段は、大域メモリ手段をアドレスす
   る手段を含み、メモリアドレスは通常のメモリ読取り／
   書込み動作又は演算／論理動作を指示するコードを含む
   請求項４１記載の並列処理システム。 ４３、大域メモリ手段は、メモリ動作を監視し、メモリ
   機能を指示するコードを提供する手段を含む請求項４１
   記載の並列処理システム。