JPH02183558A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置技術に関し、特に、静電破壊防止に
適用して有効な技術に関するものである。

〔従来の技術〕

この種の技術について記載されている例としては、本出
願人による特開昭６３−８１９７９号公報がある。

上記公報においては、入力バッファ回路を構成する入力
ＭＯ３形トランジスタの静電破壊を防止する技術が開示
されている。

すなわち、従来技術においては、第１０図、及び第１１
図に示すように、ボンディング・パッド（以下、パッド
という）３０と入力バッファ回路３１を構成する入力Ｍ
Ｏ３）ランジスタのｎ＋拡散層３２ａとがｐ形半導体基
板３３に形成された曲線状のｎ３拡散抵抗３４を介して
接続された半導体装置において、上記パッド３０と拡散
抵抗３４とを接続する領域におけるｎ゛拡散層３２ｂの
下部にこのｎ゛拡散層３２ｂを囲み、かつこのｎ拡散層
３２ｂよりもｎ形不純物量が低濃度であるｎウェル３５
を形成している。

これによって、ｎ゛拡散層３２ｂとｐ形半導体基板３３
との間の抵抗値を高め、接合耐圧を向上させ、この接合
部分における静電破壊を防止している。

〔発明が解決しようとする課題〕

ところが、上記公報に記載された技術においては以下の
問題があることを本発明者は見出した。

すなわち、従来技術においては、出力トランジスタの静
電破壊対策について充分な配慮がなされておらず、第１
２図、及び第１３図の経路Ａで示すように、ｐ形半導体
基板３３上面に帯電した電荷が、スクライブ・ガードリ
ング３６に集中し、コンタクトホール部３７を介してｐ
形半導体基板３３に流れ、さらに出力Ｍ　ＯＳ形トラン
ジスタ３８のソース・ドレイン領域を構成するｎ゛拡敦
層３２ｃへ集中的に流れ、これを破壊してしまう問題が
ある。

また、ゲートコント距離（ゲート電極とコンタクトホー
ルとの間の距離）を広くすると静電破壊耐圧が向上する
ことが知られているが、出力バッファ回路における全て
のゲートコント距離を広くしてしまうと、ゲート電極間
の拡散容量が増加し、出力信号配線の出力容量が増大し
てしまうため、回路動作の高速化が阻害されてしまう問
題がある。

一方、近年、回路動作の高速化に伴い、信号の立ち上が
り時間が非常に短くなっているが、信号の立ち上がり時
間が短くなると、出力側においては、リンギング現象が
発生し易くなる。

このため、このリンギング現象に起因する出力に接続さ
れた回路の誤動作が顕著となり、回路動作の信頼性が大
幅に低下してしまう問題がある。

本発明は上記課題に着目してなされたものであり、その
目的は、入力、及び出力トランジスタ双方の静電破壊を
防止し、信頼性の高い半導体装置を得ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、第１に、半導体チップの最外周に導電体から
なるガードリング配線が周設され、かつ、前記半導体チ
ップの内方に形成された入出力回路領域に複数の出力ト
ランジスタによって構成された出力バッファ回路を備え
る半導体装置であって、前記出力バッファ回路とガード
リング配線との間における半導体基板に抵抗領域を形成
した半導体装置である。

第２に、半導体チップの入出力回路領域に形成された出
力バッファ回路から出力信号を取り出す出力信号配線と
前記半導体チップから出力信号を取り出す外部端子とが
、前記半導体チップを構成する半導体基板に所定導電形
の不純物が導入されてなる第１の半導体領域と、前記第
１の半導体領域の下部に形成され前記第１の半導体領域
よりも低濃度であり、かつ前８己第１の半導体領域と同
じ導電形の不純物が導入されてなる第２の半導体領域と
から構成された抵抗領域を介して電気的に接続されてい
る半導体装置である。

第３に、半導体チップに形成された外部端子から延設さ
れる信号、または電源電圧用配線が、前記半導体チップ
の入出力回路領域に形成された入力、または出力ＭＩＳ
形トランジスタを構成する拡散層と２以上のコンタクト
ホール部によって導通された半導体装置であって、前記
コンタクトホール部と、前記入力、または出力ＭＩＳ形
トランジスタを構成するゲート電極との間の距離を、前
記外部端子に近づくにしたがって大となるようにした半
導体装置である。

第４に、半導体チップの最外周に周設された導電体から
なるガードリング配線の内周に、前記半導体チップに形
成された集積回路素子領域の少なくとも一部を囲み、か
つ前記ガードリング配線に沿って延びる電源電圧用ガー
ドリング配線を配置するとともに、前記電源電圧用ガー
ドリング配線の下層の半導体基板に所定導電形の不純物
が導入されてなる第１の半導体領域と前記第１の半導体
領域の下部に形成され前記第１の半導体領域より低濃度
であり、かつ前記第１の半導体領域と同じ導電形の不純
物が導入されてなる第２の半導体領域とから構成された
抵抗領域を形成し、前記抵抗領域と前記電源電圧用ガー
ドリング配線とを電気的に接続した半導体装置である。

〔作用〕

上記した第１の手段によれば、ガードリング配線と半導
体基板との間の抵抗領域の作用により、出力バッファ回
路に流れる電荷が抑制されるため、出力バッファ回路に
おける電流集中に起因する静電破壊が防止される。

第２の手段によれば、上記と同様に出力バッファ回路に
おける電荷の集中が防止されるため、その静電破壊を抑
制できるとともに、信号の立ち上がり時間が短時間にな
ることにより生じるリンギングによる出力波形の歪が抑
制されるため、これに起因する出力端子に接続された回
路の誤動作を防止できる。

第３の手段によれば、静電破壊の発生率の高い外部端子
側のコンタクトホール部とゲート電極との間の距離を長
くするため、出力トランジスタの出力容量を増加させる
ことなく、静電破壊耐圧を向上させることができる。

Ｎ４の手段によれば、ガードリング配線内の電荷は、半
導体基板を介して、容量の大きな電源電圧用ガードリン
グ配線側に放電されるため、半導体基板に形成された素
子における静電破壊が防止される。

〔実施例１〕 第１図は本発明の一実施例である半導体装置の出力バッ
ファ回路を示す斜視図、第２図はこの半導体装置の全体
を示す平面図である。

第２図に示す本実施例１の半導体装置は、例えば、４Ｍ
ビット・ダイナミックＲＡＭ　（以下、ＤＲＡＭという
）が構成された半導体チップ（以下、単にチップという
）ｌａである。

チップ１ａは、その最外周に周設されたスクライブ・ガ
ードリング配線（以下、ガードリングという）２と、チ
ップ１ａの中央に配置された周辺回路領域３ａと、周辺
回路領域３ａの上下に配置されたメモリセルアレイ４．
４と、チップ１ａの幅方向に複数配列して配置された周
辺回路領域３ｂと、チップ１ａの両端部に配置された入
出力回路領域５とによって構成されている。なお、上記
した周辺回路領域３ａ、３ｂ、メモリセルアレイ４、及
び入出力回路領域により集積回路素子領域が構成されて
いる。

上記ガードリング２は、アルミニウム〈Ａβ）等の導電
材料で構成され、チップ１ａに対して基板電圧を供給す
るため、例えば、−３Ｖの基板電位（Ｖｌｕｂ）に設定
されている。

また、ガードリング２は、酸化膜からカリウムイオン（
Ｋ“）やナトリウムイオン（Ｎａ“）等の不純物イオン
がチップ１ａの内方へ侵入してしまうことを防止する機
能を有している。

上記メモリセルアレイ４は、例えば、１トランジスタ形
のメモリセルによって構成されており、メモリセルにお
けるトランジスタは、例えば、ｎチャネルＭＯ３形トラ
ンジスタによって構成されている。

上記した周辺回路領域３ａには、メモリセルアレイ４に
おける所定のメモリセルを指定するアドレスデコーダ回
路などが配置され、また、上記した周辺回路領域３ｂに
は、メモリセルからの出力信号を増幅するセンスアンプ
回路などが配置されており、これら周辺回路は、例えば
、ＣＭＯ３（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＩＪＯｓ）
　トランジスタ構造によって構成されている。

また、上記した入出力回路領域５には、ＭＩＳ形トラン
ジスタである、例えば、ＭＯ３形トランジスタによって
構成された複数の入出力バッファ回路と、これら入出力
バッファ回路に電気的に接続されたＡβ等からなるボン
ディング・パッド（外部端子）６とが配置されている。

次に、本実施例１のチップ１ａの入出力回路領域５にお
ける出力バッファ回路の詳細を第１図により説明する。

チップ１ａを構成するｐ形ンリコン（Ｓｌ）等からなる
基板７の上面には、二酸化ケイ素（Ｓｉ０２　）からな
るゲート酸化膜８ａ、及びこのゲート酸化膜８ａを取り
囲むフィールド酸化膜８ｂが形成されている。

このゲート酸化膜８ａの上面には、多結晶Ｓｉ等からな
る複数のゲート電極９がパターン形成されており、これ
ら複数のゲート電極９０間の基板７に、砒素（Ａｓ）等
からなるｎ形不純物がドープされ、ソース、ドレイン領
域であるｎ°拡散層１０が形成されている。なお、チャ
ネル長は、２゜５μｍ〜３．５μｍ程度である。

さらに、上記したゲート酸化膜３ａ、及びフィールド酸
化膜８ｂの上面には、ゲート電極９を被覆するように、
リンケイ酸ガラス（ＰＳＧ）等からなる絶縁膜１１が被
着されている。

この絶縁膜１１の上面には、上記したパッド６と、この
パッド６と電気的に接続され、かつ、出力信号を取り出
す出力信号配線１２がパターン形成されており、この出
力信号配線１２はコンタクトホール部１３ａを介して上
記したｎ″″拡散層１０と電気的に接続され、出力バッ
ファ回路が構成されている。なお、出力信号配線１２は
、ＡＩｌ等により構成されている。

本実施例１のチップ１ａにおいては、出力バッファ回路
とガードリング２との間における基板７に、第２の半導
体領域であるｎウェル１４ａと、このｎウェル１４ａに
囲まれた第１の半導体領域であるｎ゛拡散層１５ａとに
よって構成された抵抗領域がガードリング２に沿って形
成されており、さらに、このｎ゛拡散層１５ａは、コン
タクトホール１１３ｂ、及び絶縁膜１１上にパターン形
成された配線１６を介してパッド６と電気的に接続され
ている。

また、ガードリング２の下方の基板７においても、上記
したｎウェル１４ａに対向する位置に、ｎウェル１４ｂ
、及びこのｎウェル１４ｂに囲まれたｎ“拡散層１５ｂ
が形成されており、このｎ拡散層１５ｂとガードリング
２とはコンタクトホール１３ｃを介して電気的に接続さ
れている。

上記したｎウェル１４ａ、１４ｂは、例えば、ｎ形不純
物であるリン（Ｐ）が、基板７に導入され形成された領
域であり、例えば、その濃度は１ｘｌＱ１６個／　ｃｍ
　３、また、その抵抗値は、５００〜７００Ω／ロ程度
である。

なお、このようなｎウェル１４ａ、１４ｂは、例えば、
ＣＭＯ３ｔｌ造によって構成される上記した周辺回路の
ｎウェルを所定の熱拡散法、あるいはイオン注入法、お
よび熱処理により形成する際、同時に形成すれば良い。

また、各々のｎウェル１４ａ、１４ｂによって囲まれた
ｎ°拡散層１５ａ、１５ｂは、例えば、ｎ形不純物であ
るＡｓが、基板７に導入され形成された領域であり、例
えば、その濃度は１×１０１９〜ｌＸ１０２０個／　ｃ
ｍ　３、また、その抵抗値は、４０〜５０Ω／−程度で
ある。

なお、ｎ゛拡散層１５ａ、ｂは、例えば、出力バッファ
回路のＭｏｓトランジスタにおけるｎ゛拡散屡１０を形
成する際、同時に形成すれば良い。

ｎウェル１４ａ、１４ｂを、リンによって構成した理由
は、リンはＡｓよりも拡散係数が大きいため、拡散の際
に基板７における横方向の広がりを良好にすることがで
き、ｎウェル１４ａ、１４ｂの抵抗値をｎ゛拡散層１５
ａ、１５ｂよりも高く維持することができるためである
。

次に、本実施例１の作用を説明する。

チップ１ａ上の電荷は、ｎウェル１４ｂ、及びｎ゛拡散
層１５ｂの上方のガードリング２部分に集中し、コンタ
クトホール部１３ｃを介して基板７に流れ、さらに出力
Ｍｏ５ｔ）ランジスタの方向へ流れる。

この際、基板７における電荷の経路には、ｎウェル１４
ｂ１及びｎウェル１４ａが形成されているため、このｎ
ウェル１４ａ、１４ｂの抵抗によって電荷の流れが抑制
される。

その後、電荷は、ｎウェル１４ａを介してｎ゛拡欣層１
５ａへ流れ、さらにコンタクトホール部１３ｂ１及び配
線１６を経てパッド６から放電される。

したがって、本実施例１によれば、ｎウェル１４ａ、及
びｎウェル１４ｂの抵抗により、電荷の流れが抑制され
るため、出力バッファ回路を構成する出力ＭＯＳ形トラ
ンジスタのｎ゛拡散層１０やゲート酸化ｇ８ａにおいて
電流集中が生じないため、その静電破壊が防止される。

この結果、信頼性の高い半導体装置が提供される。

〔実施例２〕 第３図は本発明の他の実施例である半導体装置の出力バ
ッファ回路を示す平面図、第４図は第３図［Ｖ−ｒｌ／
線の断面図である。

第３図、及び第４図に示す本実施例２のチップ１ｂにお
いては、出力ＭＯ３形トランジスタの出力信号配線１２
とパッド６とが、コンタクトホール部１３ｄ、１３８．
及び基板７に形成された第２の半導体領域であるｎウェ
ル１４ｃとこれに囲まれた第１の半導体領域であるｎ″
拡波数５ｃとから構成された第１の抵抗領域を介して接
続されている。

すなわち、出力信号配線１２とパッド６との間には拡散
抵抗が接続されている。

出力信号配線１２とパッド６との間の抵抗値は、出力波
形がなまらないよう数Ω〜数百Ω（０Ωでもよい）に設
定されている。この抵抗値の設定方法は、出力ＭＯ３形
トランジスタの大きさ等によっても変わるが、例えば、
コンタクトホール部１３ｄ、１３ｅの間の距離をり、ま
た、これらコンタクトホールｆｌ’ｔｓ１３ｄ、１３ｅ
の長さをＷとすると、Ｗ／Ｌ＝１０程度となるように設
定されている。

さらに、ガードリング２の下方の基板７においてｎウェ
ル１４Ｃに対向する位置には、第２の半導体領域である
ｎウェル１４ｂと、このｎウェル１４ｂに囲まれた第１
の半導体領域であるｎ゛拡散層１５ｂとから構成された
第２の抵抗領域が形成されており、このうちｎ゛拡散層
１５ｂは、コンタクトホール１３Ｃを介してガードリン
グ２と接続されている。

本実施例２によれば、チップ１ｂ上の電荷は、ｎウェル
１４ｂ、及びｎ゛拡散層１５ｂの上方のガードリング２
部分に集中し、コンタクトホール部１３ｃを介して、互
いに対向するｎウェル１４ｂとｎウェル１４Ｃとの間を
流れるようになる。

この際、電荷の流れは、ｎウェル１４ｂ１及びｎウェル
１４Ｃにより抑制され、さらに、ｎ“拡’Ｆｔ層１５　
ｃを介してバッド６から放電される。

このため、出力ＭＯ３形トランジスタにおける電流集中
が発生せず、その静電破壊が防止される。

さらに、本実施例２によれば、出力信号配線１２とバッ
ド６との間にｎ゛拡散層１５Ｃ１及びこれを囲むｎウェ
ル１４ｃによる拡散抵抗を接続したため、回路動作が高
速化し、信号の立ち上がり時間が短時間になってもリン
ギングによる出力波形の歪が防止され、これに起因する
バッド６に接続された回路の誤動作を防止することがで
きる。

〔実施例３〕 第５図は本発明のさらに他の実施例である半導体装置の
出力バッファ回路を示す平面図、第６図は本実施例の変
形例である出力バッファ回路を示す平面図である。

第５図に示す本実施例３のチップＩＣにおいては、出力
信号配線１２における各コンタクトホール部１３ａと各
ゲート電極９との間の距離（以下、ゲートコント距離と
いう）　ａ−ｄが、バッド６に近づくにしたがい次第に
大となるように設計されている。

すなわち、静電破壊の発生率が高いバッド６に近い側の
ゲートコント距離ａを広（、静電破壊の発生率が低いバ
ッド６から離れているゲートコント距離ｄを狭く設計し
である。

なお、例えば、ゲートコント距離ａは４〜５μｍ程度、
ゲートコント距離すは３μｍ程度、ゲートコント距離Ｃ
は２μｍ程度、ゲートコント距離ｄは１μｍ程度、コン
タクトホール１３ａの一辺は１μｍ程度である。

ところで、一般に、ゲートコント距離を広くすると、静
電破壊耐圧が向上することが知られているが、各出力Ｍ
Ｏ３形トランジスタの全てのゲートコント距離を広くし
てしまうと、出力ＭＯ３形トランジスタの出力容量が増
加し、高速動作に逆行することになる。

そこで、ゲートコント距離の全てを広くするのではな（
、静電破壊の発生率が高いバッド６に近い側のゲートコ
ント距離ａを広く、静電破壊の発生が少ないバッド６か
ら離れたゲートコント距離ｄを狭くしてやることにより
、出力ＭＯ３形トランジスタの出力容量を増加させるこ
となく、静電破壊耐圧を向上させることができる。

なお、以上の説明では、出力信号配線１２におけるコン
タクトホール１３ａとゲート電極９との間の距離のみを
変化させる場合について説明したが、例えば、第６図の
チップ１ｄに示すように、電源電圧用配線であるＶ　ｃ
ｃ配線１７、及びＶ　３５配線１８におけるコンタクト
ホール１３ｆ、１３ｇとゲート電極９との間のゲートコ
ント距Ｈｅ−ｇを変化させても良い。この場合において
も、バッド６に近い側のゲートコント距離ｅを広く、バ
ッド６から遠いゲートコント距離ｇを狭く設計する。

なお、ＶＣＣは、例えば、５ｖ、ｖ、、は、例えば、Ｏ
Ｖであり、図示はしないが所定のバッド６と電気的に接
続されている。

〔実施例４〕 第７図は本発明のさらに他の実施例である半導体装置の
要部を示す平面図、第８図は第７図■−■線の断面図で
ある。

本実施例４においては、第７図、及び第８図に示すよう
に、チップ１ｅの最外周に配置されたガードリング２の
内周に、ガードリング２に沿って平行に延びるＶ　ＣＣ
用ガードリング配線１９、Ｖ　ｓ　ｍ用ガードリング配
線２０が、チップ１ｅの内方に向かって順に配置されて
いる。

なお、ガードリング２、ＶＣＣ用ガードリング配線１９
、及びＶ　ｓ　ｓ用ガードリング配線２００幅は、例え
ば、５μｍ程度である。

また、第８図に示すように、これらＶ。。用ガードリン
グ配線１９、Ｖ　ｓ　ｓ用ガードリング配線２０の下層
の基板７には、第１の半導体領域であるｎ拡散層１５ｄ
、１５ｅ、及びこれら各々を囲む第２の半導体領域ｎウ
ェル１４ｄ、１４ｅが、Ｖ。Ｃ用ガードリング配線１９
、及びｖｓ、用ガードリング配線２０の延びる方向に沿
って形成されている。

さらに、ｎ゛拡散層１５ｄ、１５ｅは、それぞれコンタ
クトホール部１３ｈ、１３ｉを介してＶｃｃ用ガードリ
ング配線１９、Ｖ　ｓｓｍ用ガードリング配線２０接続
されている。

なお、大力バッファ回路２１におけるｎ゛拡散層２２の
下層においても従来技術と同様にｎウェル２３が形成さ
れている。

また、図示はしないが出力バッファ回路は、前記実施例
１〜３で説明したいずれかの構造となっている。

本実施例４によれば、ガードリング２上の電荷は、コン
タクトホール部１３ｃを介して、基板７へ流れ、その後
、ｎウェル１４ｄ１あるいは１４ｅで抑制され、これら
ｎウェル１４ｄ１あるいは１４ｅからｎ゛拡教層１５Ｃ
１あるいはｎ゛拡散層１５ｄを介して容量の大きなＶ　
ＣＣ用ガードリング配線１９、あるいはＶ　ａｍ用ガー
ドリング配線２０へ流れ放電される。

このため、入出力回路領域５内での電流集中が発生せず
、入力バッファ回路２１、あるいは出カバソファ回路（
第１図参照）におけるＭＯ３形トランジスタのｎ゛拡散
層やゲート酸化膜などの静電破壊が防止され、信頼性の
高い半導体装置が提供される。

なお、実施例４の変形例として、第９図に示すチップ１
ｆのように、入出力回路領域５よりも内方にＶ　ｃ　Ｃ
用ガードリング配線１９を配置しても良い。

この場合においても、図示はしないがＶ　ＣＣ用ガード
リング配線１９の下方の基板７に、このＶ　ｃ　Ｃ用ガ
ードリング配線１９に沿って延びるｎ１拡散層とこのｎ
°拡散層を取り囲むｎウェルを形成し、このｎ゛拡散層
とＶ　ＣＣ用ガードリング配線１９とをコンタクトホー
ル部によって電気的に接続する。

これによって、半導体チップ１ｆにおいて、ＶｅｅＣＣ
用ガードリング配線１９も内方に形成された所定の集積
回路素子の静電破壊が防止される。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、実施例３においては、ゲートコント距離をパッ
ドに近づくにつれ次第に広くした場合について説明した
が、これに限定されるものではなく、例えば、ゲートコ
ント距離をパッドに近づくにつれ段階的に広くしても良
い。

また、実施例１〜４においては、ｎウェルをリン、ｎ゛
拡散層をＡｓとしたが、これに限定されるものではなく
、他のｎ形不純物でも良い。

また、実施例１．２および４においては、出力バッファ
回路をＭＯ３形トランジスタによって構成した場合につ
いて説明したが、これに限定されるものではな（、例え
ば、バイポーラ形トランジスタであっても、その静電破
壊を防止することができる。

以上の説明では主として本発明者によってなさ、れた発
明をその背景となった利用分野であるＤＲＡＭが形成さ
れた半導体装置に適用した場合について説明したが、こ
れに限定されるものではなく種々適用可能であり、例え
ば、ゲートアレイ等の論理回路が構成された他の半導体
装置に適用することもできる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、ガードリング配線と半導体基板との間の抵抗
領域の作用により、出力バッファ回路に流れる電荷が抑
制されるため、出力バッファ回路における電流集中に起
因する静電破壊が防止される。

また、半導体チップ上に形成された外部端子と、出力バ
ッファ回路から出力信号を取り出す出力信号配線との間
に形成された抵抗領域により、出力バッファ回路への電
荷の集中が防止されるため、その静電破壊を抑制できる
とともに、信号の立ち上がり時間が短時間になることに
より生じるリンギングによる出力波形の歪が抑制される
ため、これに起因する出力端子に接続された回路の誤動
作を防止できる。

また、静電破壊の発生率の高い外部端子側のコンタクト
ホール部とゲート電極との間の距離を長くするため、出
力バッファ回路の出力容量を増加させることなく、静電
破壊耐圧を向上させることができる。

さらに、ガードリング配線の内周に配置された電源電圧
用ガードリング配線により、半導体チップの最外周に配
置されたガードリング配線内の電荷は、半導体基板を介
して、容量の大きな電源電圧用ガードリング配線側に放
電されるため、半導体チップに形成された素子における
静電破壊が防止される。

以上により、静電破壊耐圧に優れた信頼性の高い半導体
装置を提供することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体装置の出力バ
ッファ回路を示す斜視図、 第２図は、この半導体装置の全体を示す平面図、第３図
は、本発明の他の実施例である半導体装置の出力バッフ
ァ回路を示す平面図、 第４図は、第３図ｒＶ−ｒＶ線の断面図、第５図は、本
発明のさらに他の実施例である半導体装置の出力バッフ
ァ回路を示す平面図、第６図は、実施例３の変形例であ
る出力バッファ回路を示す平面図、 第７図は、本発明のさらに他の実施例である半導体装置
の要部を示す平面図、 第８図は、第７図■−■線の断面図、 第９図は、実施例４の変形例である半導体装置の要部平
面図、 東１０図は、従来の半導体装置の人カバソファ回路を示
す平面図、 第１１図は、第１０図ＸＩ−ＸＩ線の断面図、第１２図
は、従来の半導体装置の出力バッファ回路を示す平面図
、 第１３図は、第１２図Ｘｌ−Ｘ１ｌｒ線の断面図である
。 １ａ〜１ｆ・・・半導体チップ、２・・・スクライプ・
ガードリング、３ａ、３ｂ・・・周辺回路領域、４・・
・メモリセルアレイ、５・・・入出力回路領域、６・・
・ボンディング・パッド（外部端子）、７・・・基板、
８ａ・・・ゲート酸化膜、８ｂ・・・フィールド酸化膜
、９・・・ゲート電極、１０・・・ｎ３拡散層、１１・
・・絶縁膜、１２・・・出力信号配線、１３ａ〜１３ｉ
・・・コンタクトホール部、１４ａ〜１４ｅ・・・ｎゝ
拡散層（抵抗領域）、１５ａ〜１５ｅ・・・ｎウェル（
抵抗領域）、１６・・・配線、１７・・・Ｖｃｃ配線、
１８・・・Ｖ１ｓ配線、１９・・・Ｖ　ｃ　ｃ用ガード
リング配線、２０・・・Ｖ　ｓ　ｓ用ガードリング配線
、２１・・・入力バッファ回路、２２・・・ｎウェル、
２３・・・ｎ゛拡散層、Ｌ・・・コンタクトホール部間
の距離、Ｗ・・・コンタクトホール部の幅、３０・・・
ボンディング・パッド、３１・・・大力バッファ回路、
３２ａ〜３２ｃ・・・ｎ゛拡教層、３３・・・ｐ形半導
体基板、３４・・・ｎ゛拡散抵抗、３５・・・ｎウェル
、３６・・・スクライブ・ガードリング、３７・・・コ
ンタクトホール部、３８・・・出力ＭＯ３形トランジス
タ、Ａ・・・電荷経路。 第２図 ５：入出力回路領域 第５図 第９図 １ｆ：半導体チップ 第１Ｑ図 第１１図

Claims (1)

1. 【特許請求の範囲】 １、半導体チップの最外周に導電体からなるガードリン
   グ配線が周設され、かつ、前記半導体チップの内方に形
   成された入出力回路領域に複数の出力トランジスタによ
   って構成された出力バッファ回路を備える半導体装置で
   あって、前記出力バッファ回路とガードリング配線との
   間における半導体基板に抵抗領域を形成したことを特徴
   とする半導体装置。 ２、前記抵抗領域が、前記半導体基板に所定導電形の不
   純物が導入されてなる第１の半導体領域と、前記第１の
   半導体領域の下部に形成され前記第１の半導体領域より
   低濃度であり、かつ前記第１の半導体領域と同じ導電形
   の不純物が導入されてなる第２の半導体領域とから構成
   されているとともに、前記抵抗領域は前記出力バッファ
   回路から出力信号を取り出す外部端子と電気的に接続さ
   れていることを特徴とする請求項１記載の半導体装置。 ３、半導体チップの入出力回路領域に形成された出力バ
   ッファ回路から出力信号を取り出す出力信号配線と前記
   半導体チップから出力信号を取り出す外部端子とが、前
   記半導体チップを構成する半導体基板に所定導電形の不
   純物が導入されてなる第１の半導体領域と、前記第１の
   半導体領域の下部に形成され前記第１の半導体領域より
   も低濃度であり、かつ前記第１の半導体領域と同じ導電
   形の不純物が導入されてなる第２の半導体領域とから構
   成された抵抗領域を介して電気的に接続されていること
   を特徴とする半導体装置。 ４、前記半導体チップの最外周には導電体からなるガー
   ドリング配線が周設されており、前記ガードリング配線
   の下層の半導体基板において、前記抵抗領域を第１の抵
   抗領域としてこれに対応する部分に第２の抵抗領域が形
   成され、前記第２の抵抗領域は前記ガードリング配線と
   電気的に接続されていることを特徴とする請求項３記載
   の半導体装置。 ５、半導体チップに形成された外部端子から延設される
   信号、または電源電圧用配線が、前記半導体チップの入
   出力回路領域に形成された入力または出力ＭＩＳ形トラ
   ンジスタを構成する拡散層と２以上のコンタクトホール
   部によって導通された半導体装置であって、前記コンタ
   クトホール部と、前記入力、または出力ＭＩＳ形トラン
   ジスタを構成するゲート電極との間の距離を、前記外部
   端子に近づくにしたがって大となるようにしたことを特
   徴とする半導体装置。 ６、前記コンタクトホール部とゲート電極との間の距離
   が、前記外部端子に近づくにしたがって段階的に大とな
   るようにしたことを特徴とする請求項５記載の半導体装
   置。 ７、半導体チップの最外周に周設された導電体からなる
   ガードリング配線の内周に、前記半導体チップに形成さ
   れた集積回路素子領域の少なくとも一部を囲み、かつ前
   記ガードリング配線に沿って延びる電源電圧用ガードリ
   ング配線を配置するとともに、前記電源電圧用ガードリ
   ング配線の下層の半導体基板に所定導電形の不純物が導
   入されてなる第１の半導体領域と前記第１の半導体領域
   の下部に形成され前記第１の半導体領域より低濃度であ
   り、かつ前記第１の半導体領域と同じ導電形の不純物が
   導入されてなる第２の半導体領域とから構成された抵抗
   領域を形成し、前記抵抗領域と前記電源電圧用ガードリ
   ング配線とを電気的に接続したことを特徴とする半導体
   装置。