JPH02183631A - シリアルパラレル変換装置 - Google Patents
シリアルパラレル変換装置Info
- Publication number
- JPH02183631A JPH02183631A JP1003116A JP311689A JPH02183631A JP H02183631 A JPH02183631 A JP H02183631A JP 1003116 A JP1003116 A JP 1003116A JP 311689 A JP311689 A JP 311689A JP H02183631 A JPH02183631 A JP H02183631A
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- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シリアルデータ入力信号を、パラレルデータ
出力に変換するシリアルパラレル変換装置に関するもの
である。
出力に変換するシリアルパラレル変換装置に関するもの
である。
従来の技術
従来のシリアルパラレル変換装置では、シリアルパラレ
ル変換回路への入力信号線は、パラレルデータに変換し
たいシリアルデータ川のデータ信号線以外に、前記シリ
アルデータの始まりと終わりを示す制御信号用の制御信
号線をも必要とした。
ル変換回路への入力信号線は、パラレルデータに変換し
たいシリアルデータ川のデータ信号線以外に、前記シリ
アルデータの始まりと終わりを示す制御信号用の制御信
号線をも必要とした。
第３図は、シリアルパラレル変換回路と前記シリアルパ
ラレル変換回路への人力信号線と、前記シリアルパラレ
ル変換回路からの出力信号線とによる、従来のシリアル
パラレル変換装置の一構成図を示したものである。
ラレル変換回路への人力信号線と、前記シリアルパラレ
ル変換回路からの出力信号線とによる、従来のシリアル
パラレル変換装置の一構成図を示したものである。
ここでは、説明のために３ビツトのシリアルパラレル変
換装置を示している。（Ａ） はシリアルデータの始
まりと終わりを示す制御信号によるデータコントロール
回路部、（Ｂ）はシリアルデータをパラレルデータに変
換する回路部である。４１はシリアルデータ入力用のデ
ータ信号線、４２は前記シリアルデータの始まりと終わ
りを示す制御４４号用の制御信号線、４３．４６．４７
，４８゜４９はダイナミックフリップフロップ（以下Ｄ
ＦＦと略す）、５８．５９．６０，６１，６２．６３は
ＮＭＯ３−ＦＥＴ （以下、ＮＭＯ８と略す）、６４．
６５．６６はパラレルデータ出力信号線、６８はクロッ
ク線である。
換装置を示している。（Ａ） はシリアルデータの始
まりと終わりを示す制御信号によるデータコントロール
回路部、（Ｂ）はシリアルデータをパラレルデータに変
換する回路部である。４１はシリアルデータ入力用のデ
ータ信号線、４２は前記シリアルデータの始まりと終わ
りを示す制御４４号用の制御信号線、４３．４６．４７
，４８゜４９はダイナミックフリップフロップ（以下Ｄ
ＦＦと略す）、５８．５９．６０，６１，６２．６３は
ＮＭＯ３−ＦＥＴ （以下、ＮＭＯ８と略す）、６４．
６５．６６はパラレルデータ出力信号線、６８はクロッ
ク線である。
この従来例では、ＤＦＦ４６に信号線４２の制御信号を
入力することにより、ＮＭＯ８５８，５９゜６０．６１
，６２．６３を開閉し、信号線４１のデータ信号をパラ
レルデータに変換して出力信号線６４．６５．６６から
パラレル出力を行うものである。
入力することにより、ＮＭＯ８５８，５９゜６０．６１
，６２．６３を開閉し、信号線４１のデータ信号をパラ
レルデータに変換して出力信号線６４．６５．６６から
パラレル出力を行うものである。
第４図は第３図に示した従来のシリアルパラレル変換装
置のタイミングチャートである。
置のタイミングチャートである。
（ａ） はパラレルデータに変換したいシリアルデー
タであり、第３図のデータ信号線４１に入力、（ｂ）は
（ａ）のシリアルデータの始まりと終わりを示す制御信
号で、第３図信号線４２に入力されるものであり、（Ｃ
）は出力信号であり、第３図中の出力信号６？６４，６
５．６６から出力されるものである。
タであり、第３図のデータ信号線４１に入力、（ｂ）は
（ａ）のシリアルデータの始まりと終わりを示す制御信
号で、第３図信号線４２に入力されるものであり、（Ｃ
）は出力信号であり、第３図中の出力信号６？６４，６
５．６６から出力されるものである。
発明が解決しようとする課題
このように従来のシリアルパラレル変換装置では、パラ
レルデータに変換したいシリアルデータ用のデータ信号
線以外に、前記シリアルデータの始まりと終わりを示す
制御信号用の制御信号線を並行して必要としたため、変
換したいシリアルデータ用のデータ信号線の２倍の信号
線が必要であった。
レルデータに変換したいシリアルデータ用のデータ信号
線以外に、前記シリアルデータの始まりと終わりを示す
制御信号用の制御信号線を並行して必要としたため、変
換したいシリアルデータ用のデータ信号線の２倍の信号
線が必要であった。
本発明は、前記のような従来のシリアルパラレル変換装
置の課題を解決するもので、シリアルパラレル変換回路
への入力信号線は、シリアルデータ入力用のデータ信号
線と、前記シリアルデータの始まりと終わりを示す制御
信号用の制御信号線を兼用させ、前記シリアルデータの
前後に制御信号を入力することにより、集積化されたシ
リアルパラレル変換回路の配線面積を最小にする、シリ
アルパラレル変換装置を提供することを目的としている
。
置の課題を解決するもので、シリアルパラレル変換回路
への入力信号線は、シリアルデータ入力用のデータ信号
線と、前記シリアルデータの始まりと終わりを示す制御
信号用の制御信号線を兼用させ、前記シリアルデータの
前後に制御信号を入力することにより、集積化されたシ
リアルパラレル変換回路の配線面積を最小にする、シリ
アルパラレル変換装置を提供することを目的としている
。
課題を解決するための手段
この課題を解決するために、本発明は、シリアルパラレ
ル変換回路と、前記シリアルパラレル変換回路からのパ
ラレルデータ出力信号線と、前記シリアルパラレル変換
回路へのシリアルデータ入力用のデータ信号線が前記シ
リアルデータの始まりと終わりを示す制御信号用の制御
信号線をも兼用した構成をしている。
ル変換回路と、前記シリアルパラレル変換回路からのパ
ラレルデータ出力信号線と、前記シリアルパラレル変換
回路へのシリアルデータ入力用のデータ信号線が前記シ
リアルデータの始まりと終わりを示す制御信号用の制御
信号線をも兼用した構成をしている。
作用
この構成により、前記シリアルパラレル変換回路への入
力信号線は、シリアルデータ入力用のデータ信号線と、
前記シリアルデータの始まりと終わりを示す制御信号用
の制御信号線を兼用した信号線で済み、必要な入力信号
線の本数を従来の半分に減らすことにより、集債回路上
での配線面積を最小にすることが可能である。
力信号線は、シリアルデータ入力用のデータ信号線と、
前記シリアルデータの始まりと終わりを示す制御信号用
の制御信号線を兼用した信号線で済み、必要な入力信号
線の本数を従来の半分に減らすことにより、集債回路上
での配線面積を最小にすることが可能である。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の一実施例であるシリアルパラレル変
換装置を示したものである。
換装置を示したものである。
ここでは、説明のために３ビツトのシリアルパラレル変
換装置を示している。
換装置を示している。
（Ａ）、 （Ｃ）はシリアルデータの前後に人力された
制御信号によりシリアルデータ列を検出し、コントロー
ルする回路部、（［］）は前記シリアルデータをパラレ
ルデータに変換する回路部である。
制御信号によりシリアルデータ列を検出し、コントロー
ルする回路部、（［］）は前記シリアルデータをパラレ
ルデータに変換する回路部である。
ｌはシリアルデータと前記シリアルデータの始まり上路
わりを示す制御信号の入力信号線、２はインバーター、
３は３人力ＮＯＲ回路（以下、３ＮＯＲと略す）、４，
５，６，７．８．９はＤＦＦ、１０．１１，１２，１３
，１４，１５．１６，１７゜１８．１９，２０，２１，
２２，２３．２４．２５はＮＭＯ８，２６，２７，２８
はパラレルデータ出力信号線、２９，３０，３１．３２
は制御線、３３はクロック線である。
わりを示す制御信号の入力信号線、２はインバーター、
３は３人力ＮＯＲ回路（以下、３ＮＯＲと略す）、４，
５，６，７．８．９はＤＦＦ、１０．１１，１２，１３
，１４，１５．１６，１７゜１８．１９，２０，２１，
２２，２３．２４．２５はＮＭＯ８，２６，２７，２８
はパラレルデータ出力信号線、２９，３０，３１．３２
は制御線、３３はクロック線である。
第２図は、第１図に示した本発明のシリアルパラレル変
換装置のタイミングチャートである。
換装置のタイミングチャートである。
まず、人力信号線１には制御信号として、低レベル（以
下、Ｌと略す）の後、高レベル（以下、Ｈと略す）を入
力し続けておくと、制御線２９゜３２はし、制御線３０
．３１はトＩとなり、ＮＭＯ３１０，１２，１４，１６
，１８，２０，２２，２４はオフ状態に、ＮＭＯ３ＩＩ
、１３，１５，１７゜１９．２１，２３．２５はオン状
態になる。
下、Ｌと略す）の後、高レベル（以下、Ｈと略す）を入
力し続けておくと、制御線２９゜３２はし、制御線３０
．３１はトＩとなり、ＮＭＯ３１０，１２，１４，１６
，１８，２０，２２，２４はオフ状態に、ＮＭＯ３ＩＩ
、１３，１５，１７゜１９．２１，２３．２５はオン状
態になる。
この状態ではパラレルデータ信号線２６，２７゜２８は
保持されている。
保持されている。
次に入力信号線１に対し、制御信号としてＬを１クロツ
ク入力し、以下３クロツクで３ビツトのシリアルデータ
を入力、５クロツク目以降は、再び制御信号としてＨを
入力し続ける。
ク入力し、以下３クロツクで３ビツトのシリアルデータ
を入力、５クロツク目以降は、再び制御信号としてＨを
入力し続ける。
すると、制御信号＆ｌ１１のＬにより３人力ＮＯＲ３が
ＨとなりＤＦＦ５にはＨがセットされる。
ＨとなりＤＦＦ５にはＨがセットされる。
次のクロックでは制御線２９はＨに、制御１３０はＬに
なるため、ＮＭＯ８Ｉ０．１２，１４．１６はオン状態
に、また、ＮＭＯ８１１、１３，１５゜１７はオフ状態
に変わり、ＤＦＦ６にはＨが、ＤＦＦ７．８．９にはＬ
がセットされ、３人力ＮＯＲ３のＬによりＤＦＦ５には
Ｌがセットされる。
なるため、ＮＭＯ８Ｉ０．１２，１４．１６はオン状態
に、また、ＮＭＯ８１１、１３，１５゜１７はオフ状態
に変わり、ＤＦＦ６にはＨが、ＤＦＦ７．８．９にはＬ
がセットされ、３人力ＮＯＲ３のＬによりＤＦＦ５には
Ｌがセットされる。
更に次のクロックではＤＦＦ９にセットされたしにより
制御線３１がＬに、制御線３２がＨになり、ＤＦＦ５に
セットされたしにより、制御線２９がＬに、制御線３０
がＨになるため、ＮＭＯ８１１，１３，１５，１７，１
８，２０，２２，２４がオン状態に、ＮＭＯ８Ｉ０．１
２，１４，１６゜１９．２１，２３．２５がオフ状態に
変わり、シリアルデータのパラレル変換が開始される。
制御線３１がＬに、制御線３２がＨになり、ＤＦＦ５に
セットされたしにより、制御線２９がＬに、制御線３０
がＨになるため、ＮＭＯ８１１，１３，１５，１７，１
８，２０，２２，２４がオン状態に、ＮＭＯ８Ｉ０．１
２，１４，１６゜１９．２１，２３．２５がオフ状態に
変わり、シリアルデータのパラレル変換が開始される。
変換されるシリアルデータの１番目は前記制御信号りの
反転したＨで、２番目以降が３ビツトのシリアルデータ
である。
反転したＨで、２番目以降が３ビツトのシリアルデータ
である。
更に、３クロツク後、前記制御信号りの反転したＨによ
り制御＄ｌｌ３１がＨに、制御線３２がＬになると、Ｎ
ＭＯ５１９，２１，２３，２５がオン状態に、ＮＭＯ３
１８，２０，２２，２４がオフ状態に変わり、３ビツト
のシリアルデータがパラレルデータとして、上位ビット
から順にパラレルデータ出力信号線２８，２７．２６に
出力された状態で保持される。以降、入力信号線１に次
の制御信号りが入力されるまで前記３ビツトのパラレル
データは保持される。
り制御＄ｌｌ３１がＨに、制御線３２がＬになると、Ｎ
ＭＯ５１９，２１，２３，２５がオン状態に、ＮＭＯ３
１８，２０，２２，２４がオフ状態に変わり、３ビツト
のシリアルデータがパラレルデータとして、上位ビット
から順にパラレルデータ出力信号線２８，２７．２６に
出力された状態で保持される。以降、入力信号線１に次
の制御信号りが入力されるまで前記３ビツトのパラレル
データは保持される。
以上のように、本実施例によれば、シリアルデータ入力
用のデータ信号線と、前記シリアルデータの始まりと終
わりを示す制御信号用の制御信号線を兼用して、前記シ
リアルデータの前後に制御信号を人力することにより、
前記シリアルパラレル変換回路への入力信号線が単線で
済み、必要な入力信号線の本数を従来の半分に減らすこ
とが可能になった。
用のデータ信号線と、前記シリアルデータの始まりと終
わりを示す制御信号用の制御信号線を兼用して、前記シ
リアルデータの前後に制御信号を人力することにより、
前記シリアルパラレル変換回路への入力信号線が単線で
済み、必要な入力信号線の本数を従来の半分に減らすこ
とが可能になった。
発明の効果
この構成により、前記シリアルパラレル変換回路への入
力信号線は、シリアルデータ入力用のデータ信号線と、
前記シリアルデータの始まりと終わりを示す制御信号用
の制御信号線を兼用した信号線で済み、前記シリアルパ
ラレル変換回路への必要な入力信号線の本数を従来の半
分に減らすことにより、集積回路で構成されたシリアル
パラレル変換回路の配線面積を削減できる。
力信号線は、シリアルデータ入力用のデータ信号線と、
前記シリアルデータの始まりと終わりを示す制御信号用
の制御信号線を兼用した信号線で済み、前記シリアルパ
ラレル変換回路への必要な入力信号線の本数を従来の半
分に減らすことにより、集積回路で構成されたシリアル
パラレル変換回路の配線面積を削減できる。
また、このシリアルパラレル変換回路の入力信号が集積
回路外から入力される場合は集積回路のビン数、外部プ
リント配線をも削減できる。
回路外から入力される場合は集積回路のビン数、外部プ
リント配線をも削減できる。
第１図は本発明の一実施例を示すブロック図、第２図は
前記第１図のタイミングチャート、第３図は従来の構成
を示すブロック図、第４図は前記第３図のタイミングチ
ャートである。 １・・・・・・入力信号線、２・・・・・・インバータ
、３〜９・・・・・・ＤＦＦ、１０〜２５・・・・・・
ＮＭＯ５，２６〜２８・・・・・・パラレルデータ出力
信号線、２９〜３２・・・・・・制御線、３３・・・・
・・クロック線。 代理人の氏名 弁理士 粟野重孝 はか１名ゼ 戸Ｄ α−・−１ぺつイ１モー ｂ−・−卿）５１オ舌 Ｃ−−一出力４百号
前記第１図のタイミングチャート、第３図は従来の構成
を示すブロック図、第４図は前記第３図のタイミングチ
ャートである。 １・・・・・・入力信号線、２・・・・・・インバータ
、３〜９・・・・・・ＤＦＦ、１０〜２５・・・・・・
ＮＭＯ５，２６〜２８・・・・・・パラレルデータ出力
信号線、２９〜３２・・・・・・制御線、３３・・・・
・・クロック線。 代理人の氏名 弁理士 粟野重孝 はか１名ゼ 戸Ｄ α−・−１ぺつイ１モー ｂ−・−卿）５１オ舌 Ｃ−−一出力４百号
Claims (1)
- 入力されたシリアルデータをパラレルデータに変換して
出力するシリアルパラレル変換回路と、前記シリアルパ
ラレル変換回路への入力信号線と、前記シリアルパラレ
ル変換回路からの出力信号線とを具備し、シリアルデー
タ入力用のデータ信号線と、前記シリアルデータの始ま
りと終わりを示す制御信号用の制御信号線とを兼用した
ことを特徴とするシリアルパラレル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003116A JPH02183631A (ja) | 1989-01-10 | 1989-01-10 | シリアルパラレル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003116A JPH02183631A (ja) | 1989-01-10 | 1989-01-10 | シリアルパラレル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02183631A true JPH02183631A (ja) | 1990-07-18 |
Family
ID=11548382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1003116A Pending JPH02183631A (ja) | 1989-01-10 | 1989-01-10 | シリアルパラレル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02183631A (ja) |
-
1989
- 1989-01-10 JP JP1003116A patent/JPH02183631A/ja active Pending
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