JPH02183831A - プログラム・ループ実行装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般に高速、汎用データ処理システム。

特にループ動作を効率的に実行するハードウェアの実現
に関する。

Ｂ、従来技術とその課題 ループは反復して実行される命令のブロックから成り、
ソフトウェア又はマイクロコードでよく用いる。ループ
はアレイ操作、記憶装置初期設定。

除算及び平方根演算、並びに可変長記憶装置動作に用い
ることがある。ソフトウェアは佇通はレジスタ又はメモ
リの中に反復カウントを維持することによりループを生
成する。コード・ループの各反復中に、ソフトウェアは
カウントを減らし、そしてもし当該カウントが非Ｏのま
まであるなら、”先頭″（ループの最初の命令）に分岐
する。

あいにく１分岐命令を用いるループが示す性能は大抵は
不十分である０分岐目標は低速の記憶装置から取出され
るに相違ないから、前記命令の実行は大抵の算術命令よ
りも多くの時間を必要とする０反復カウントを減分した
後のループ構成に必要な条件付き分岐は、目標取出しが
生じた後でなければ分岐の成功を知ることができないか
ら、更に多くのサイクルを要することがよくある０分岐
性能を改善する方法は一般に多くのハードウェア、例え
ば、より幅が広い命令バス、分岐経歴テーブル、及び目
標及びセグメントに分けられた命令をどちらも保持する
特別の命令バッファを必要とする。

減分／比較／分岐の典型的なループ構成はループの初め
から終りまでループ維持のためにだけパス毎に１又はそ
れ以上の命令の実行を必要とする。

この構成はコード空間を占有するだけでなく各々のルー
プ反復に余分な時間が加わる。

これらの欠点を克服する試みが米国特許第４０９７９２
０号（以下、発明Ａと呼ぶ）に開示されている。その実
施例の１つでは、ループ制御（即ち１分岐）命令はルー
プの各命令に付加された特別のビットに置き換えられる
。当該特別のビットの存在は、対応する命令がループ内
に置かれていることを表わす０発明Ａの欠点はループ状
況を表わす追加の１ビツト・フィールドが命令毎に必要
であることを含む、最後のループ命令が少なくとも部分
的に復号されるまではループの終りを判定することもで
きない。

前記発明の改良が米国特許第４４６２０７４号（以下５
発明Ｂと呼ぶ）に開示されている。この発明は最後のル
ープ命令のアドレスを記憶する特別のレジスタの使用を
開示している。これは特別のビット・フィールドなしに
又は最後の命令を復号せずに最後のループ命令を識別し
うろことを意味するが、この動作は特別のレジスタに記
憶された最後のループ命令のアドレスとプログラム・カ
ウンタとの複雑な比較を必要とする。

米国特許第４４６３４２２号（以下１発明Ｃと呼ぶ）は
５分岐を実行する算術命令も再定義し。

発明Ｂの代案として開示されている０発明Ｃは新しい命
令を実現する方法は説明しないが、付随する長所及び欠
点に関しては発明Ａに類似していることが想像される。

米国特許第４６５２９９７号、米国特許第４５６６０６
３号５米国特許第４１７９７３７号及び米国特許筒４４
２９３６１号はどれもネストされたループのハードウェ
アについて追加の実施例を開示しており、その各々の欠
点は発明Ａ及び発明Ｂの欠点の組合せである。

Ｃ１課題を解決するための手段 本発明は、従来技術で見つかった欠点の発生を防止しつ
つ、ソフトウェア・ループの特別のコード空間及び実行
時間オーバヘッドを避けるように設計された特別のコン
ピュータ・ハードウェア及び命令を用いる。良好な実施
例は減分、比較及び分岐／ループ機能をハードウェアに
組込み、ループ内の命令数を減らし、それによってルー
プ実行を高速化する。ハードウェアは分岐後のループの
最初の命令の待ち時間を排除することにより更にループ
実行を高速化する。ハードウェアは各命令が実行される
時のループ内での位置を知っているから、任意の特定の
アーキテクチャ内で所望されるパイプライン動作の程度
によりループの最初の命令はループ内のどの位置からも
事前取出しすることができる。

特別の命令（即ち、５ＥＴＬＯＯＰ）はループ動作を初
期設定するように実行される。この命令はループ内の命
令数を指定する長さフィールドを有する。

この数はカウンタにロードされ、カウンタはループの各
命令の実行と同期して減分され、それによりループ内の
位置の瞬間表示を維持する。ループが反復されるとき、
長さの値が再びカウンタにロードされる。このカウンタ
は所望により分岐命令の事前取出しを可能にする。

５ＥＴＬＯＯＰ命令中の２番目のフィールドはループが
実行されることになっている回数を含むにの数はループ
の実行毎に減分される２番１」のカウンタにロードされ
る。この２番目のカウンタのイ直は各々の反復の終りで
どの命令（即ち、ループの最初の命令か又はループ外の
命令）を要求するかを決定するのに用いられる。

ループの最初の命令のアドレスを記憶するのにレジスタ
が用いられる。これは各々の前の反復中に次のループの
反復を開始する命令を取出しうろことを保証する。ブツ
シュ・ポツプ・スタックはこのレジスタをバックアップ
するのに用い、２つのカウンタの各々はループのネステ
ィングを可能にするのに用いることができる。

Ｄ、実施例 本発明はシングル・プロセッサ又は多重プロセッサを持
つＩＢＭシステム３７０アーキテクチャを有する最新の
コンピュータ・システムで実施されることが望ましい、
前記システムが本明細書に記述される。

第２図には、本発明を用いるユニ・プロセッサ・コンピ
ュータ・システムが示されている。第２図で、ユニ・プ
ロセッサ・システムは記憶制御装置（ＳＣＬ）１２に接
続されたＬ３メモリ１０を含む、１つの端で、記憶制御
装置１２は、統合アダプタ及び単一カード・チャネル１
６に接続される統合Ｉ１０サブシステム制御部１４に接
続される。他の端では、記憶制御装置１２は、命令キャ
ッシュ及びデータ、キャッシュ−ひとまとめにして’Ｌ
ｌ”キャッシュと呼ばれる−を含むＩ１０キャッシュ（
Ｌｌ）１８に接続される。Ｉ１０キャッシュ１８は命令
袋Ｗ　（Ｉユニット）・実行装置（Ｅユニット）・制御
記憶装置（Ｃ／Ｓ）　２０及びベクトル・プロセッサ（
ＶＰ）２２に接続される。

ベクトル・プロセッサ２２は米国特許出願第５３０８４
２号（１９８３年９月９日出願）に記述されている。第
２図のユニ・プロセッサは多重システム・チャネル通信
装置２４も含む。

Ｌ３メモリ　１０は２枚の”知能”メモリ・カードを含
む、これらのカードはある特定の特徴：誤り検査及び訂
正、拡張誤り検査及び訂正（ＥＣＣ）、リフレッシュ・
アドレス・レジスタ及びカウンタ。

並びにビット予備能力を有することにより　”知能的”
である、　Ｌ３メモリ１０に対するインタフェースは８
ビット幅である。メモリ・サイズは８，１６．３２及び
６４メガバイトである。　Ｌ３メモリは記憶制御袋″１
１（ＳＣＬ）　１２に接続される。

記憶制御装置１２は、Ｌ３メモリ１０．　Ｉ１０サブシ
ステム制御部１４及びＩ１０キャッシュ１８に対するア
クセスを調停する３つのバス・アービタを含む、記憶制
御袋ｆｉ１２は更にｌ１０（Ｌｌ）キャッシュ１８を探
索する能力を有するディレクトリを含む、もしデータが
Ｌ１キャッシュ１８に置かれているが該データが陳腐化
していれば、記憶制御装置１２はＬ１キャッシュ１８に
ある陳腐化したデータを無効にし、それにより　Ｉ１０
サブシステム制御部１４がＬ３メモリ１０にあるデータ
を更新できるようにする。その後、命令／実行袋Ｍ２０
は更新されたデータをＬ３メそり１０から入手しなけれ
ばならない、記憶制御装置１２は更に。

Ｉ１０サブシステム制御部１４からＬ３メモリ１０に入
力されるデータを緩衝記憶し且つ命令／実行装置２０か
らＬ３メモリｌＯに入力されるデータを緩衝記憶するた
めの複数のバッファを含む、命令／実行装置２０に関連
したバッファは２５６バイト・ライン・バッファであり
、順次動作のような一定の命令タイプのエントリを一回
に８バイト作ることを可能にする。このライン・バッフ
ァは、それが−杯のときは、　Ｌ３メモリへのデータの
ブロック転送を生じさせる。その結果、メモリ動作は個
々の記憶動作の数からライン転送のずっと少ない数に減
らされる。

Ｌｌキャッシュ１８を構成する命令キャッシュ及びデー
タ・キャッシュは各々が１６　Ｋｂのキャッシュである
。記憶制御装置Ｉ２に対するインタフェースは８バイト
幅である。従って、記憶制御装置１２からのインベージ
動作は８データ転送サイクルを要する。データ・キャッ
シュは”ストアスルー“・キャッシュである。これは命
令／実行装置２０からのデータがＬ３メモリに記憶され
ることを意味し、もし対応する陳腐化されたデータがＬ
ｌキャッシュ１８に存在しなければ、該データはＬ１キ
ャッシュに持込まれて記憶されることはない、この動作
を援助するため、Ｌｌデータ・キャッシュと共に“スト
ア・バッファ″が存在し、最大８ストア動作までの緩衝
記憶が可能である。

ベクトル・プロセッサ２２はデータ・キャッシュに接続
される。ベクトル・プロセッサ２２は記憶制御装置１２
への命令／実行装置２０のデータフローを共有するが、
ベクトル・プロセッサ２２は、それが動作している間は
、命令／実行袋！２０がデータ取出しのために記憶制御
袋３１２にアクセスすることを許可しない。

統合Ｉ１０サブシステム１４は８バイト・バスを介して
記憶制御装置１２に接続される。サブシステム１４は３
つの６４バイト・バッファを含む。

これらのバッファは統合Ｉ１０サブシステム１４から来
るデータを記憶制御装置１２に同期させるために用いら
れる。即ち、命令／実行装置２０及び１１０サブシステ
ム　１４は異なるクロックで動作し。

２つのクロックの同期は３つの６４バイト・バッファ構
造により達成される。

多重システム・チャネル通信装置２４は、システムに対
し外部的にパッケージされた４ボート・チャネル間アダ
プタである。

第３図には２本発明を用いるトライアゾイック（多重プ
ロセッサ）システムを示す、第３図で。

一対のＬ３メモリ　ＩＯＡ／ＩＯＢはバス切替装置（Ｂ
ＳＵ）２６に接続され、ＢＳＵはｌ、２キヤツシユ　２
６Ａを含む。

１１１５０２６は統合　Ｉ１０サブシステム　１４、共
用チャネル・プロセッサ２８及び３つのプロセッサ（第
１のプロセッサは命令／データ・キャッシュ　１８Ａ及
び命令／実行装置／制御記憶装置２０Ａを含み、第２の
プロセッサは命令／データ・キャッシュ　１８Ｂ及び命
令／実行装置／制御記憶装置　２０Ｂを含み、第３のプ
ロセッサは命令／データ・キャッシュ　１８ｃ及び命令
／実行装置／制御記憶装置２０Ｃを含む）に接続される
。命令／データ・キャッシュ　１８Ａ、１８Ｂ及び１８
Ｃの各々は“Ｌ１″キャッシュと呼ばれる。　ＢＳＵ２
ＢにあるキャッシュはＬ２キャッシュ２６Ａと呼ばれ、
メイン・メモリ　ＩＯＡ／ＩＯＢはＬ３メモリと呼ばれ
る。

ＢＳＵ　２６は３つのプロセッサ１８Ａ／２０Ａ、　１
８Ｂ／２０Ｂ及び１８Ｃ／２０Ｃ，２つのＬ３メモリ・
ボート　１０Ａ／ｌＯＢ、２つの共用チャネル・プロセ
ッサ２８、並びに統合Ｉ１０サブシステム１４を接続す
る。　１ｌｓＵ２６には、３つのプロセッサの各々から
１３メモリへの要求、又はＩ１０サブシステム１４ある
いは共用チャネル・プロセッサからの要求のような、処
理すべき要求に対する優先順位を決定する回路、インタ
フェースを作動させる回路、及びＬ２キャッシュ　２６
Ａをアクセスする回路が含まれる。　［，２キヤツシユ
２６Ａは”ストアイン”キャッシュである。

これは、データを変更するため、［，２キヤツシユをア
クセスする動作はＬ２キャッシュに常駐するデータも変
更しなければならないことを意味する（このルールの唯
一の例外は、もし０１作がＩ１０サブシステム１４から
始まるなら、且つもしデータがＬ３メモリ　ＩＯＡ／Ｉ
ＯＢにだけ常駐し、　Ｌ２キャッシュ　２６Ａには常駐
していないなら、データはＬ３メモリにおいてだけ変更
され、　　Ｌ２キャッシュでは行なわれない）、システ
ムは命令／実行装置２０Ａ、　２０Ｂ及び２０Ｃにそれ
ぞれ関連したベクトル・プロセッサ２２Ａ、　２２Ｂ及
び２２Ｃも含む。

Ｂ５Ｌ１２６及びＬ３メモリ　ＩＯＡ／ＩＯＢの間のイ
ンタフェースは第２図における単一８バイト・ボートの
代わりに２つの１６バイト・ライン／ボートを含む、し
かしながら、第２図のメモリ　１０は第３図のメモリ・
カード　ＩＯＡ／１０Ｂと全く同じである。第３図の２
つみメモリ・カードＩＯＡ／１０Ｂは並列にアクセスさ
れる。

共用チャネル・プロセッサ２８は２つのボート−各々の
ボートは８バイトのインタフェースである−を介して　
Ｂ５１２６に接続される。共用チャネル・プロセッサ２
８はＢＳＵ２６から独立した周波数で動作され、　ｌｌ
５Ｕ内のクロックは、第２図の記憶制御装置１２と統合
Ｉ１０サブシステム　１４の間のクロック同期と同様の
方法で、共用チャネル・プロセッサ２８にあるクロック
と同期される。

第２図のユニ・プロセッサ・コンピュータ・システムの
動作の機能は第２図に関連して以ドに説明する。ｆ通、
命令は命令キャッシュ（Ｌｌキャッシュ）１８にあり、
実行されるのを待つ、命令／実行袋ｖｉ２０はＬ１キャ
ッシュ内に配列されたディレクトリを探索し、そこに典
型的な命令が記憶されているかどうかを判定する。もし
Ｌｌキャッシュ　１８に命令が記憶されていなければ、
命令／実行装置２０は記憶制御装置１２に対する記憶要
求を生成する。命令のアドレス、又は命令を含むキャッ
シュ・ラインが記憶制御装置１２に供給される。記憶制
御装置１２はＬ３メモリ　ｌＯに接続されたバスに対す
るアクセスを調停する。結局、命令／実行袋ｖｉ２０か
らの要求はＬ３メモリ１０に渡される。該要求はＬ３メ
モリ中のラインが命令／実行装置２０に取出される予定
であることを表わすコマンドを含む、　　Ｌ３メモリは
要求をラッチしてそれを復号し、メモリ・カードにおけ
る位置を選択する。このカードには命令が記憶され、数
サイクルの遅延の後、命令はＬ３メモリから８バイト・
インクリメントで記憶制御装置１２に引渡される。そし
て命令は記憶制御装置１２から命令キャッシュ（Ｌｌキ
ャッシュ）１８に転送され、そこに−時的に記憶される
。命令は命令キャッシュ１８から命令／実行袋ｇｉ　２
０内の命令バッファに再転送される。

命令は命令装置２０内の復号器を介して復号される。メ
モリ　１０に常駐するオペランドが、命令を実行するた
めにしばしば必要になる。命令／実行装置２０はデータ
・キャッシュ１８でディレクトリを探索し、もしオペラ
ンドがデータ・キャッシュ　１８のディレクトリで見つ
からないなら、もう１つの記憶アクセスが命令／実行装
置２０によって発せられ、前述の命令キャッシュ・ミス
の場合と全く同じように１３メモリ　ｌＯをアクセスす
る。オペランドはデータ・キャッシュに記憶され。

命令／実行装置２０はデータ・キャッシュ　１８でオペ
ランドを探索する。もし命令がマイクロコードの使用を
必要とするなら、命令／実行袋Ｍ　２０は命令／実行装
置２０のカードに常駐するマイクロコードを利用する。

もし入力／出力　（Ｉｌｏ）動作の実行が必要なら、命
令／実行装置２０は命令キャッシュ　１８にある　Ｉ１
０命令を復号する。情報はＬ３メモリ　ＩＯの補助部分
−命令／実行から分離された部分−に記憶される。その
時点で、命令／実行装置２０は前記情報がＬ３メモリに
記憶されていることを統合Ｉ１０サブシステム　１４に
知らせ、サブシステム１４のプロセッサはＬ３メモリ１
０をアクセスして情報を取出す。

第３図の多重プロセッサ・コンピュータ・システムの動
作の機能は第３図に関連して以下に説明する。第３図で
、特定の命令／実行装置、２０＾、２０Ｂ又は２０Ｃの
１つが命令を必要とし、それ自身の１、ｌキャッシュ　
１８＾、１８［１又は１８Ｃの１つで所望の命令を探索
するものと仮定する。更に、所望の命令がＬｌキャッシ
ュにないものと仮定する。そして特定の命令／実行装置
はＬ２キャッシュ２６Ａを探索するためにＢＳＵ２Ｂに
対するアクセスを要求する。

ＢＳＵ２６はアービタを含む、アービタは命令／実行装
置２０Ａ、２０Ｂ、２０Ｃの各々からの要求及び共用チ
ャネル・プロセッサ２８からの要求並びに統合Ｉ１０サ
ブシステム１４からの要求を受取り、これらの装置の１
つに対する一時のアクセスを許可する。特定の命令／実
行装置（２０＾〜２０Ｃの１つ）がム２キャッシュ　２
８Ａを探索するためｆｌｓＵ２Ｂに対するアクセスを許
可されると、該特定の命令／実行装置は所望の命令につ
いてＢＳＵ　２６内に配列されたし２キヤツシユ　２６
Ａのディレクトリを探索する。

Ｌ２キャッシュで所望の命令が見つかるものと仮定する
。その場合、所望の命令は特定の命令／実行装置に返送
される。もし所望の命令がＬ２キャッシュ内で見つから
ないなら、そのディレクトリによる指示に従って、　　
Ｌ３メモリ　ＩＯＡ又はＩＯＢの１つに対し所望の命令
が要求される。もし所望の命令がＬ３メモリで見つかれ
ば、それは直ちに。

−回に１６バイト、ＢＳＵ２６に転送され、　ＢＳＩＪ
Ｚ８内のＬ２キャッシュ　２６Ａに記憶されると同時に
、特定の命令／実行装置（２０Ａ〜２０Ｃの１つ）にバ
イパスされる。　ＢＳＵ２Ｂが有する追加の機能は多重
プロセッサ・システムにおける記憶の一貫性のルールに
関連する０例えば、特定の命令／実行装置２０Ｃ（さも
なければ”プロセッサ”　２０Ｃと呼ばれる）がデータ
を変更すると、当該データは該複合体におけろ全ての他
の命令／実行装置、即ち“プロセッサ”、２０＾、２０
Ｂに明らかにされなければならない、もしプロセッサ２
０Ｃが現にそのＬｌキャッシュ　１８Ｃに記憶されたデ
ータを変更すれば、その特定のデータの探索はＢＳｕ２
ＢのＬ２キャッシュ・ディレクトリ　２６Ａで行なわれ
る。もし見つかれば、該特定のデータはＬｌキャッシュ
　１８Ｇでの変更を反映するように変更される。更に、
他のプロセッサ２０＾及び２０Ｂは、前記他のプロセッ
サがそれらのＬ１キャッシュ　１８Ａ及び１８Ｂに存在
している対応するデータを変更することを可能にするた
めに。

Ｌ２キャッシュ２６Ａにいま存在している変更された正
しいデータを見ることが許される。従って、問題のプロ
セッサ２０Ｃは他のプロセッサ２０Ａ及び２０Ｂがそれ
らの対応するデータを変更する機会を得るまでは特定の
データを再アクセスすることはできない。

第４図には、各々の命令／実行装置（第２図の２０又は
第３図の２０Ａ〜２０Ｃの１つ）及びその対応するＬ１
キャッシュ（第２図の１８又は第３図の１８Ａ〜１８Ｃ
の１つ）の詳細な構成を示す、第２図及び第３図で、命
令／実行装置２０．２０Ａ、　２０Ｂ及び２０Ｃは”■
ユニットＥユニットＣ／Ｓ　（９２に１１）”と表示さ
れたブロックに配列されている。このブロックは”プロ
セッサ”、”命令処理装置”又は、前述のように、′命
令／実行装置”と呼ばれることがある。下記の説明では
ｆ＠略化のために、ブロック　２０．２０Ａ〜２０Ｃの
各々は”プロセッサ”と呼ばれる。更に、”　Ｉ１０キ
ャッシュ（Ｌｌ）”は　”Ｌｌキャッシュ　と呼ばれる
。第４図はプロセッサ　（２０，２０Ａ、２０Ｂ又は２
０Ｃ）及びＬ１キャッシュ（＋８．１８Ａ。

１８Ｂ又は１８Ｃ）の詳細な構造を示す。

第４図で、プロセッサ（２０，２０Ａ〜２０Ｃの１つ）
は下記のエレメントを含む、制御記憶サブシステム２０
−１は８４にバイトの高速固定制御記憶２Ｏ−ＩＡ、ペ
ージング可能領域（８にバイト、２にワード。

４ウエイ・アソシアティブ・ページング可能領域）２０
−ＩＢ、ページング可能制御記憶２０−　Ｉ　Ｂのディ
レクトリ（Ｃ５ＤＩＲ）　２Ｏ−１ｃ、制御記憶アドレ
ス・レジスタ　（Ｃ５ＡＲ）　２０−１０．及び８工レ
メント分岐及びリンク（［ｌＡＬ　ＳＴに）機能２Ｏ−
ＩＥを含む、計算機状態制御部２０−２はプロセッサの
大域制御部２０−２＾、制御記憶起点アドレス・バスを
介してＣ５ＡＨに接続された叶分岐テーブル２Ｏ−２Ｂ
−マイクロコード化さ才した命令の最初のアドレスを生
成するのに用いられる−を含む、アドレス生成装置２０
−３は３つのチップを含む、第１のチップは命令キャッ
シュＤＬへＴ及びディレクトリ２Ｏ−３Ａ、第２のチッ
プはデータ・キャッシュＤＬＡＴ及びディレクトリ２Ｏ
−３Ｂ、第３のチップはアドレス生成チップ２Ｏ−３Ｃ
で、アドレス・バスを介してＬｌキャッシュ１８．１８
Ａ〜１８ｃに接続される。命令ＤＬＡＴ及びディレクト
リ　２Ｏ−３Ａは、要求された命令が！、１キヤツシユ
の命令キャッシュ部分１８−ＩＡにあることを表わす４
本の”ヒツト”ラインを介して、　Ｌｌキャッシュの命
令キャッシュ部分に接続される。同様に、要求されたデ
ータがＬ１キャッシュのデータ・キャッシュ　１８−２
Ｂにあることを表わす４本の”ヒツト”ラインがデータ
ＤＬＡＴ及びディレクトリ２Ｏ−３Ｂに接続する。アド
レス生成装″１１２０−３は（ＧＰＲコピー２Ｏ−３Ｄ
内に）アドレスを生成するために用いる１６個の汎用レ
ジスタのコピー、並びに命令／実行のマイクロコードに
アドレスを供給するために用いる３個の記憶アドレス・
レジスタ（ＳＡＲ）２０−３Ｅを含む、固定小数点ユニ
ット２０−４はデータ・バス（Ｄバス）を介してデータ
・キャッシュ１８−２に接続され１局所記憶スタック（
局所記憶）　２Ｏ−４Ａ　　（前述の１６個の汎用レジ
スタ及〜びマイクロコード専用の幾つかの作業レジスタ
を含む）、条件レジスタ２Ｏ−４Ｂ（幾つかの算術及び
シフト演算の結果並びに３７０条件コードの結果を含む
）、４バイトの演算論理機構（ＡＬＵ）２０−４Ｃ１８
バイトの回転組合せ装置　２０−４０．及び分岐ビット
選択ハードウェア２Ｏ−４Ｅ（分岐動作の方向を決定す
る種々のレジスタ　−　汎用レジスタ、作業レジスタ及
び条件レジスター　からのビットの選択を可能にする）
を含む。

浮動小数点プロセッサ２０−５は浮動小数点レジスタ（
ＦＰＲ）及び４個のマイクロコート作業レジスタ２Ｏ−
５Ｅ、コマンド（ＣＨＤ）復号及び制御機能２Ｏ−５Ａ
。

１７動小数点加算機構２Ｏ−５Ｂ、固定小数点及び浮動
小数点乗算アレイ２Ｏ−５Ｃ，平方根及び除算機構２Ｏ
−５Ｄを含む、浮動小数点プロセッサ２０−５は米国特
許出直１第１０２９８５号（１９８７年９月３０Ｅ１出
府１）に開示されている。　ＡＬｔｌ　２Ｏ−４Ｃは係
属中の米国特許出願第０６６５８０号（１９８７年６月
２６０出願）に開示されている加算機構を含む、外部チ
ップ２０−６はタイマ及び割込み構造、その他を含む。

該割込みはＩ１０サブシステム１４から与えられる。

プロセッサ間通信機能（ＩＰＣ）　２０−７は通信バス
を介して記憶サブシステムに接続され、それによってプ
ロセッサは互いにメツセージを渡すとともに時刻機構の
アクセスを可能にする。

第４図で、Ｌｌキャッシュ（１８，１８＾、１８Ｂ又は
１８ｃの１つ）は下記のエレメントを含む、命令キャッ
シュ１８−１は１６にバイト／４ウエイ・キャッシュｌ
８−ＩＡ、その出力に１５バイト命令バッファ１８−Ｉ
Ｂ、及び記憶装置からの人力に８バイト・インページ・
レジスタ　１８−ＩＣから成る。命令キャッシュ１８−
１に接続された記憶バスは８バイト幅で、インページ・
レジスタ　１８−ＩＣに接続されている。インページ・
レジスタ　１８−１ｃは制御記憶サブシステム２０−１
に接続され、ページング可能制御記憶ミスの場合に。

データを該サブシステムに供給する。データ・キャッシ
ュ１８−２はインページ・バッファ１８−２Ａ（これも
記憶バスに接続される）、データ・キャッシュ１８−２
Ｂ　（１［３にバイト、４ウエイ・キャッシュ）、キャ
ッシュ・データフロー１８−２Ｃ（一連の人／出力レジ
スタを含み、８バイト・データ・バス（Ｄバス）を介し
てプロセッサに接続され、８バイトのベクトル・バスを
介してベクトル・プロセッサ（２２＾〜２２Ｃ）に接続
される）、及び８エレメント記憶バッファ＋８−２０か
ら成る。

第４図に示すプロセッサ及び【、ｌキャッシュの機能的
な動作は第４図に関連して下記に説明する。

実行される命令は命令キャッシュ１８−ＩＡにあると仮
定する。命令は命令キャッシュ　１８−ＩＡから取出さ
れ、命令バッファ　１８〜ｌＢに記憶される（命令バッ
ファは常に一杯になるようにあらゆる試みがなされる）
、命令は命令バッファ　１８−ＩＢから取出され、アド
レス生成チップ２０−３．固定小数点ユニット２０−４
．及び計算機状態制御部２０−２の命令レジスタに記憶
され、その時点で、命令の復号が始まる。

もしオペランドが必要なら、オペランドはアドレス生成
装置２０−３のＧＰＲコピー２０−３０から取出される
（通常、もしオペランドがＲＸ命令の基底及び指標レジ
スタに必要なら、　ＧＰＲコピーがアクセスされる）０
次のサイクルで、アドレス生成プロセスが始まる。基底
レジスタ及び指標レジスタの内容が命令からの変位フィ
ールドに加えられ。

有効アドレスが生成されてデータ・キャッシュ１８−２
及び（又は）命令キャッシュ　１８−１に送られる。

この例では、オペランドが要求される。その結果。

有効アドレスはデータ・キャッシュ　１８−２に送られ
る。アドレスはデータ　Ｄ　Ｌ　Ａ　１’及びディレク
トリ・チップ２０−３８にも送られる（この例では９オ
ペランドが要求されているから）、キャッシュ及びディ
レクトリのアクセスは第３のサイクルで始まる。　　Ｄ
ＬＡＴ　２Ｏ−３Ｂはアドレスが有効アドレスから絶対
アドレスに変換可能かどうかを判定する。

この変換は市に実行されていると仮定すると。

その変換結果が記録される。変換されたアドレスはキャ
ッシュ・ディレクトリ　２０−３８の出力と比較される
。データは前にデータ・キャッシュ　１８−２８に取込
まれていると仮定すると、ディレクトリの出力とＤＬＡ
Ｔの出力が比較される。もし両者が等しければ、４本の
”ヒツト“ラインの１つがデータ　ＤＬＡＴ及びディレ
クトリ　２Ｏ−３Ｂから生成される。

該ヒツト・ラインはデータ・キャッシュ　１８−２Ｂに
接続され；命令はアドレスとしてＯＰ分岐テーブル２Ｏ
−２Ｂに供給される。ＯＰ分岐テーブルは命令を実行す
るために必要なマイクロコード・ルーチンの開始アドレ
スを供給する。これらの命令、並びに他の命令は、実行
するのに２サイクル以上を必要とする。よって、ＯＰ分
岐テーブルが探索されている間、命令の復号は延期され
る。マイクロコードの場合、マイクロ命令を復号ハード
ウェアに供給するのにＩバスが利用される。命令キャッ
シュ１８−ＩＡは臆断され、制御記憶２Ｏ−ＩＡが作動
され、マイクロ命令がＩバスを介して渡される。

浮動小数点命令の場合、実行する正しい動作を指示し識
別するためにコマンドがアドレス生成サイクル中に浮動
小数点ユニット２０−５に送られる点を除き、復号は前
述のように進められる６例えば、１１Ｘ浮動小数点命令
では、前述のように、オペランドはデータ・キャッシュ
１ｇ−２８から取出され、取出されたオペランドは固定
小数点ユニット２０−４に代って浮動小数点ユニット２
０−５に転送される。浮動小数点命令の実行が開始され
る。それが終了すると、その実行の結果が固定小数点ユ
ニット２０−４に返送される。該”結果”は条件コード
、及びオーバフローのような、任意の割込み条件である
。

下記は第４図の機能的な動作の再説明であるが。

ここでは第４図の前記機能的な動作のパイプライン方式
の性質を強調して説明する。

パイプライン動作の第１の段階は命令復号と呼ばれ、命
令が復号される。メモリに１つのオペランドがあるＲＸ
命令の場合には、基底レジスタ及び指標レジスタの内容
がＧＰＩＩコピー２Ｏ−３Ｄから取得されなければなら
ない、変位フィールドが基底レジスタ及び指標レジスタ
に加えられる０次のサイクルの初めに、基底、指標及び
変位フィールドの加算が終了し、有効アドレスを生ずる
。有効アドレスはＤＬＡＴ及びディレクトリ・チップ２
Ｏ−３Ａ／２Ｏ−３Ｂに送られる。有効アドレスの上位
部分は変換されなければならないが、下位部分は変換さ
れず、キャッシュ　１８−１＾／１８−２Ｂに送られる
。第３のサイクルで、取得したビットを用いて、キャッ
シュはアクセス動作を開始する。絶対アドレスを１！）
るため仮想アドレスを用いて、ＤＬＡ丁ディレクトリが
探索される。この絶対アドレスはキャッシュ・ディレク
トリに保持された絶対アドレスと比較される。もし両者
が一致すれば、″ヒント”ラインが生成され、キャッシ
ュ・チップ１８−　ＩＡ／　１８−２８に送られる。同
時に、キャッシュ・チップが全ての４つのアソシアティ
ビティ・クラスをアクセスし。

それに応じて出力をラッチする。

第４のサイクルで、４つの”スロット”即ちアソシアテ
ィビティ・クラスの１つが選択され、データは位置合わ
せされ５データ・バスを介して固定又は浮動小数点ユニ
ット２０−４．２０−５に送られる。

その結果、第４のサイクルの終りで、１つのオペランド
がＡＬＵ　２Ｏ−４Ｃ人力部にラッチされる。その間に
、プロセッサでは他の命令が実行中である。

他のオペランドを得るためＧＰＩＩコピー２０−：ＩＤ
及びＪｌ・）所記憶２Ｏ−４Ａがアクセスされる。この
時点で、両オペランドがＡ１．ｌＩ　２Ｏ−４Ｃの人力
部にラッチされる。計算を実行し、条件レジスタをセッ
トし、最後に結果をＧ　Ｐ　Ｒコピー２Ｏ−３Ｄ内の汎
用レジスタに１膝込むのに１サイクルを要する。結果は
１例えば、アドレス計算に必要とすることがあれば、ア
ドレス生成チップ２Ｏ−３Ｃに人力されるであろう、一
定の命令を実行している間は、キャッシュ１８−ＩＡ／
＋８−２Ｂのアクセスは必要としない、よって、命令復
号が終了すると、（キャッシュのアクセスに関して）そ
れ以上遅延せずに結果が実行装置に直接波される。よっ
て、命令が復号されアドレス生成チップ２０−３に渡さ
れると直ちに、もう１つの命令が復号される。

ｓ　　ｏｏｐバー 以上で良好なハードウェア・システムについて包括的に
説明したので、　５ＥＴＬＯＯＰ命令の専用のハードウ
ェアについて以下に説明する。従来技術のソフトウェア
・ループの通常の実行はテーブル１のサンプル・リスト
で見ることができる。サンプル・コードは　ＩＢＭ　３
７０アセンブラ３語に示されている。最初の２つの命令
は初期条件をロードする。

次の２つの命令は反復される動作である。最後の命令は
ループの各々の反復とともに実行される。

その結果、ループを初期設定するのに２つの命令を必要
とし、ループ内で３つの命令が実行される。

テ−一−−ブ−フレ−−−−土 ＰＯＯ１２Ｒ５２１：２つの数　（ＮＩＩＭｌ、　ＮＵ
ＭＢ）をＮ乗するコーＩ−人力　：　ｌｌｅｇ〜はへき
数Ｎを含む：　ＲｅｇＮｕ＋ｓｉは第１の数を含む：　
ＲｅｇＮｕｍ２は第２の数を含む 出力　：　Ｒｅ５ｕｌｔｌ　（ｌａｇ）は第１の数のＮ
乗を含む：　１ｌｃｓｕｌｔ２　（Ｒｅｇ）は第２の数
のＮ乗を含むＩ’ＯＷｌ：、１１Ｓ２１：　ＬＡ　Ｒｃ
ｓｕｌＬｌ、ｌ　　　　；初期設定するＬＡ　Ｒｃｓｕ
ｌＬ２．Ｉ ＴＯＰ　：　ＭＲｌ１ｅｓｕｌＬｌ、ＲｃｇＮｕｌ；次
に高いへき乗結果ＢＣＴ　ＲｅｇＮ、　’ｒＯＰ　　；
カウントを減分シ、モジ非Ｏなら先頭に分岐する 木注：分岐型のループでは３つの命令がＮ回実行される テーブル２は同じループを５ＥＴＬＯ叶命令を用いて実
行するリストを示す、初期設定は同じ最初の２つの命令
を必要とするが、そのうえ第３の命令（即ち、新しい５
ＥＴＩ、ｏｏｐ命令）も必要とする。しかしながら、ル
ープは実行には２つの命令しか必要とせず、本実施例で
はループの各々の反復で少なくとも２分の１が節約され
る。実際には以下に説明するように良好なパイプライン
構造の場合の節約の方が大きい。

たニブ基−１ ＰＯＶＥＲ５２２：２ツ（７）数　（ＮＵＭｌ、Ｎ１Ｍ
２）をＮ乗するコード人力　：　ＲｅｇＮはべき数Ｎを
含む ：　ＲｅｇＮｕ膳１は第１の数を含む ：　ＲｃｇＮｕｍ２は第２の数を含む 出力　：　ｌ１ｅｓｕｌｔｌ　（Ｒｅｇ）は第１の数の
Ｎ乗を含む：　ＩｔｅｓｕＪｔ２　（Ｒｅｇ）は第２の
数のＮ乗を含むＰＯＷＦ、１Ｓ２２：　［、＾Ｒｅ５ｕ
ｌｔｌ、１　　　　；初期設定するｌ、Ａ　Ｒｅ　ｓ　
ｕ　ｌ　ｔ　２　＋　１ＳＥＴＬＯＯＰ　ＲｅｇＮ、Ｄ
ＥＣ，ｌｌ０Ｔ　：反復カウント・レジスタとしてＲｅ
ｇＮを減分する ＳＲＲｅ５ｕｌｔｌ、ＲｅｇＮｕｍｌ　；次に高いべき
乗の結果 １１０Ｔ　　：　　　　　８１１　１１ｅｓｕｌｔ２．
ＲｃｇＮｕｍ　　　；本性：　５ＥＴＬＯＯＰループで
は２つの命令がＮ回実行される ５ＥＴＬＯＯＰ命令は、ループを実行する反復数をカウ
ントするカウンタとして動作するループ制御ハードウェ
アＲＥＧ　Ｎを初期設定する。ループの最下部で分岐を
制御するため各々の反復とともにカウントが減分される
。　ＢＯＴはループ内の命令数（即ち、２）である、こ
の数はコンパイラ又は他のシステム・ソフトウェアによ
ってフィールドに入力される。入力された数は特別のレ
ジスタにロードされ、ループ命令が実行される毎に減分
される。

このレジスタは、新たな反復のためループの先頭に分岐
する度に、口ＯＴにより再ロードされる。このように、
ループ内の瞬間位置が常に識別される。

このように、純粋にソフトウェアの観点から、ループ開
始の前に実行される新しい初期設定命令（即ち、５ＥＴ
ＬＯＯＰ命令）の使用により、ループ内の分岐命令が削
除され節約される。ハードウェアを調べると更に大きな
利点があることがわかる。

Ｓ訂しＯＯＰ命令に関連したハードウェアの概要を第１
図に示す、　５ＥＴＬＯＯＰ命令が復号される度に。

（５ＥＴＬＯＯＰ命令に続く次のアドレスに増分された
後に）命令アドレス・レジスタの内容が先頭レジスタ５
０にロートされる。このアドレスの記憶は。

分岐条件がもう１つの反復を必要とする度にループの先
頭命令に復帰することをを容易にする１図示のように、
ゲート６４は先頭レジスタ５０の内容を命令アドレス・
レジスタに戻すことを可能にする。

５ＥＴＬＯＯＰ命令の復号により、ループ中の命令数を
指定するフィールドの内容（前記の、変数ＢＯＴソフト
ウェア記述参照）もカウント・レジスタ５Ｇ及び長さレ
ジスタ６０にロードされる。ループ命令が実行される度
にカウント・レジスタ５６がデクレメンタ５８により減
分される。所望のパイプライン動作の程度に応じてカウ
ント・レジスタ５６を減分してＯｌｌ又はより大きい数
にすることは分岐の判断が必要であることを表わす、も
しもう１つの反復が必要なら、カウント・レジスタ５６
には長さレジスタ６０の内容が再ロードされ、命令アド
レス・レジスタには先頭レジスタ５０の内容が再ロード
される。

５ＥＴＬＯＯＰ命令の復号により、実行されるループの
反復数は反復カラン１〜・レジスタ５２にロードされる
（フィールド変数ＲＥＧＮについての前記ソフｊ〜ウェ
ア記述参照）、デクレメンタ　５８によってカウント・
レジスタ５６がその最小値に減分される度に、反復カウ
ント・レジスタ５２はデクレメンタ５４によって減分さ
れる０反復カウント・レジスタ５２を減分してＯにする
ことは、ループはそれ以上は反復されないことを意味し
、ループに続く命令が実行される。

ループ・モード制御６２も５ＥＴＬＯＯＰ命令によって
初期設定される１反復カウント・レジスタ５２及びカウ
ント・レジスタ５６は、本明細書の良好の実施例のよう
な高度のパイプライン構造で予め多くの命令が所望され
るとき、協力して分岐の方向を予測することができる。

更に、従来技術で周知のように、先頭レジスタ５０１反
復カウント・レジスタ５２、カウント・レジスタ５６及
び長さレジスタ６ｏはそれぞれ容易にブツシュ・ポツプ
・スタックと置き換えることができ、有効な００ループ
のネスティングを可能にする。

Ｅ３発明の効果 本発明によれば、プログラム・ループ内の命令数が減る
ので、ループ実行を高速化かることができる。

【図面の簡単な説明】

第１図は本発明に指向された特定のハードウェアのブロ
ック図である。 第２図は本発明を用いるシングル・プロセッサ・コンピ
ュータ・システムのブロック図である。 第３図は本発明を用いる多重プロセッサ・コンピュータ
・システムのブロック図である。 第４図は命令／実行装置の詳細なブロック図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名） 第２因 レジスタ入力−ノ曹へ ＠１因

Claims (1)

1. 【特許請求の範囲】 複数の命令を多数回にわたり反復するプログラム・ルー
   プを初期設定する手段、 前記複数の命令の残数のカウントを瞬時に維持するため
   前記初期設定手段に結合された手段、及び 前記反復の数をカウントするため前記初期設定手段及び
   前記瞬時に維持する手段に結合された手段 を含むプログラム・ループ実行装置。