JPH02186455A - 多重プロセッサ／キャッシュ・メモリー・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 一本発明は、各々が関連したキャッシュ・メモリーを備
えた多重プロセッサを用いるデータ処理システムに関し
、特に異なるデータの異なるキャッシュ・メモリーに対
する同時の転送、および修正されたデータの主記憶装置
および要求側のキャッシュ・メモリーに対するコヒーレ
ントな方法における同時のアクセスおよび転送の有効な
処理のための手法に関する。

〔従来の技術および解決しようとする課題〕多重プロセ
ッサと関連する多重キャッシュ・メモリーを用いるデー
タ処理システムにおいては、火なるデータはしばしば多
重バス・システム上の異なるキャッシュ・メモリーに対
して与えられるよう要求される。従来、比較的複雑な制
御システムは、データの「通信マネージャ」として働く
よう用いられてきた。この制御システムは、どのデータ
がどのバス上に送られるべきかの選択を訓御し、各場合
において特定のデータをその［−１的のために選択され
た特定のバス上で要求中の特定のキャッシュ・メモリー
に対して制御自在に指向させる。

更にまた、このようなシステムにおいては、修正された
データ、即ちある処理操作の間にプロセッサの１つによ
り修正されたデータの処理のためある手法を使用しなけ
ればならない。

このようなプロセスにおいては、このシステムは、通常
修正されたデータを修正を行なうプロセッサのキャッシ
ュ・メモリーに格納するが、この修正されたデータを主
記憶装置あるいはそのデータを要求するシステムのどれ
か他のキャッシュ・メモリーのいずれかに直ちに与える
ことはない。その後のある時点において、修正されたデ
ータは主記憶装置に、またこのデータを要求した他のキ
ャッシュ・メモリーにコピーされる。この後のコピー操
作は、別のデータ転送サイクルを必要とし、従って、こ
のような転送操作の実施においてシステムに対する全体
的な操作時間を増大する。

あるいはまた、修正されたデータは、主記憶装置のみに
格納され、このデータは後で主記憶装置からアクセスさ
れて要求側のキャッシュ・メモリーヘコビーされる。こ
のような操作は、またも別のデータ転送サイクルを必要
とする。

更にに加えて、このシステムは、修正されたデータが正
しく、即ちしばしばアドレス・コヒーレントである要件
と呼ばれる、その正しいアドレスにより識別されること
を保証しなけわばならない。

異なるデータの異なるキャッシュ装置への同時の転送の
取扱い、ならびに多重プロセッサ／多重キャッシュ・シ
ステムにおいてこのような操作のため比較的少ない全体
操作時間で済むように更に効率的な修正データの転送の
取扱いが可能であり、これによりシステムにおけるより
高いデータ処理能力を達成することが望ましい。

〔３題を解決するための手段〕 本発明によれば、例えばそれぞれが１つの処理装置と関
連する複数のキャッシュ・メモリー装置の各々が複数の
バスの各々に対するボートを有する。異なるデータは同
時に個々に送出することができ、異なる各データが異な
るバス上で回報通イ１暫され、これにより回報通イ３さ
れた全てのデータがキャッシュ・メモリーがボートを与
えられた異なるバスを介して各キャッシュ装置に対し使
用可能となる。各キャッシュ装置は、これと同時に、（
もしあれば）どのデータをこのキャッシュ装置へ転送す
べきであるかを識別する。次いで、特定のキャッシュ装
置に対して意図される如く識別されたデータは、このデ
ータが存在し転送されるバスから意図されたキャッシュ
装置により受入れられ、特定のキャッシュ装置に対して
意図されない他の全てのデータはこのキャッシュ装置に
より無視することができる。このように、異なるデータ
は、複数のバスの異なる１つに同時に転送即ち同報通信
が可能であり、異なる各データが意図される如きキャッ
シュ装置によってのみ受入れられ得る。

更に本発明によれば、１つのキャッシュ装置から修正デ
ータを要求した別のキャッシュ装置への修正データの転
送、および修正データの主記憶装置に対するδき戻しは
、キャッシュ間の転送と同時の主記憶装置に対する修正
データの即時の転送を行なうように構成することによっ
て最適化される。このような操作は、制御されるキャッ
シュ装置バスおよび制御される主記憶装置バスを用いて
多重プロセッサ／多重キャッシュ・システムにおいて行
なうことができ、トランザクションは、要求側のキャッ
シュ装置および主記憶装置との通信を同時に可能にする
ためこれらバス上で同時に生じ得る。もし複数のキャッ
シュ装置バスおよび主記憶装置バスが用いられるならば
、独立的な処理操作は。

修正データの転送が生じると同時に、他のセットのキャ
ッシュ装置／主記憶装置バス上で実施され得る。

本発明については、添付図面の助けにより更に詳細に記
述することができる。

〔実施例〕

′ｆＪ１図は、異なるキャッシュ・メモリー装置に対す
る異なるデータの同時の転送を行なうための本発明の事
例である特定の簡単な実施例を示している。同図から判
るように％　１対のプロセッサ（ＪＰＯおよびＪ　Ｐ　
１　）　１０および１Ｎはそれぞれ対応する１対のキャ
ッシュ・メモリー装置（ＤＣＯおよびＤＣＩ）＋２およ
び１３を有し、この各対のキャッシュ・メモリーは図示
の如きプロセッサの１つと関連している。１対のメモリ
ー制御装置（ＭＣＵＯおよびＭＣＵり＋４および１５は
、それぞれ１対のメモリー制御装置（ＭＣＵ）バス（Ｍ
ＣＵＢＯおよびＭＣＵ　Ｂ　１　）１６および１７、お
よび１対の主記憶装置バス（ＭＭＢＯおよびＭＭＢＩ）
１８および１９の使用状態をｆ、ＩＪ御するため使用さ
れ、後者のバスは主記憶装置２０との通信を行なう、キ
ャッシュ装置１２および１３の各々には両方のキャッシ
ュ装置バス１６および１７に対するボートが設けられ、
即ちこれらキャッシュ装置バスと通信するように接続さ
れ、データをこれらバスの各々へ送りあるいはこれから
データを受取ることかできる。

もし異なるデータの転送が例えばキャッシュ装置１２か
らキャッシュ装置１３へ、またキャッシュ装置１３から
キャッシュ装置１２へ行なわれるならば、メモリーｉ（
Ｊ御装置１４がキャッシュ装置１２からキャッシュ装置
バス１６に対するデータの同報通イ３を制御し、その間
メモリー制御装置１５はキャッシュ装置１３からキャッ
シュ装置バス１７に対するデータの回報通信を制御する
。データの宛先はバスのプロトコル（以下の論述を参照
）において明瞭である、即ち、もしある装置がデータを
要求するならば、このバス上に置かれる次のデータがこ
の要求側に対して意図されたデータとなる。

特定のキャッシュ装置が宛先とするどれかのキャッシュ
装置バス上に同報通信されたデータを受取る時、このキ
ャッシュ装置はこのようなデータを受取り内部に適当に
格納するための別のロジックを含む。このような操作は
、第２図に示されるタイミング図により示され、更に以
下において論述されるバスのプロトコルに関して後で、
論述する。

もし第３図のプロセッサＪＰＯ，ＪＰＮおよびキャッシ
ュ装置ＤＣＯ１１，ＤＣＮにより示される如き複数のＮ
個のプロセッサとキャッシュ装置の対が使用されるなら
ば、各キャッシュ装置はＭＣＢＯ３，、ＭＣＢＮにより
示される如き複数のＮ個のキャッシュ装置バスの各々に
対するボートが与えられる。データのアクセスおよび転
送の制御は、このような目的のための対応する１対のキ
ャッシュ装置バスならびに主記憶装置バスＭＭＢＯ１，
，ＭＭＢＨの使用を各々−制御するＮ個のメモリー制御
装置によって行なわれる。

従って、異なるＮ個のデータのＮ回までの転送かＮ個の
キャッシュ装置間で同時に行なうことができる。各キャ
ッシュ装置は、別のキャッシュ装置に対して指向される
ものとして意図されたデータを、このバスを制御するメ
モリー制御装置の一制御下である選択されたキャッシュ
装置バスに対して回報通信することができる。例えば、
もしこの回報通信方式の全容量が要求されるならば、Ｎ
個のキャッシュ装置の各々が、他のキャッシュ装置の１
つに対するデータの転送のため要求も可能である。この
ような異なるデータの転送は、各キャッシュ装置がその
データな他のキャッシュ装置バス上の他のキャッシュ装
置の各々によるデータの回報通信と同時にキャッシュ装
置バスの異なる１つにおいて同報通信するように同時に
行なうことができる。各キャッシュ装置はこれを宛先と
するデータのみを受入れ、こわど同時にこのようなデー
タを他のキャッシュ装置により他のデータの受取りおよ
び格納と同時に受取り格納する。このようなメモリー制
御装置はバス要求に応答して要求側の１つのキャッシュ
装置によるその関連するバスの使用を制御するが、これ
らキャッシュ装置自体の特定の１つに対するこのような
データの宛先を解釈し制御することは要求されないため
、このような同報通信操作の比較的複雑でない制御が必
要とされる。全てのキャッシュ装置がボートを与えられ
るキャッシュ装置バスを介する全てのキャッシュＩ装置
に対するデータの回報通信が、各々がそれを宛先とする
データのみを解釈して受入れるキャッシュ装置自体に存
在するよう宛先制御を可能にする。

ｉ４図は、修正データの転送の取扱いのため多重プロセ
ッサ／多重キャッシュのメモリー・システムにおいて起
生ずる別の共通問題を示すブロック図である。例示され
た事例においては、本システムは、各々がこれに１つの
キャッシュ・メモリー装置（ＤＣＯおよびＤ　Ｃ１）　
３２および３３と関連した２つのプロセッサ（ＪＰＯお
よびＪ　Ｐ　ｌ　）　３０および３１を用いる如くに示
される。

管理用制御装置（ＭＣＵ）３４は、バス３Ｂを介してプ
ロセッサ装置、キャッシュ装置および主記憶装置（ＭＭ
Ｕ）３５間のデータ転送操作を制御する。プロセッサ３
０が主記憶装置３５からデータＤＯを要求し、このデー
タをアクセスし、かっこ君をそのキャッシュ装置３２へ
置いたものと仮定しよう。このようなデータを使用する
ＩＡＦｌ！操作の間、プロセッサ３０はこれと同時にデ
ータに修正を加え、このデータは修正データＤ！と呼ぶ
ことができる。プロセッサ３Ｉはこれと同時に、修正デ
ータをそのキャッシュ装置３３に置くことを要求する。

修正されたデータＤＩのコピーは。

元の未修正のデータＤＯと同じアドレスにより識別し得
る主記憶装置３５へも書込まれねばならない。

上記の修正データの処理のパフォーマンスは。

これまで２つの既に公知の方法の１つで検討されている
。１つの手法によれば、ＪＰＯはデータＤｏにアクセス
し、これをデータＤ１に修正し、次いでＤｌをそのキャ
ッシュ装置ＤＣＯに置く。この修正データは、次に主記
憶装置に対して元のデータＤＯと同じアドレスに書込ま
わる。ＪＰＩは、後で、主記憶装置からこの修正データ
Ｄ１を読出して、これをそのキャッシュ装置ＤＣＩに入
れる。このような操作は。

実際においては、−旦このデータが修正されると、２回
のデータ転送を必要とする。

別の既に公知の手法においては、ＪＰＯはデータＤＯを
アクセスし、これをＤｌに修正し、Ｄｌをそのキャッシ
ュ装置ＣＵＯに入れる。

次いで、ＤｌはプロセッサＪＰＩの要求によりキャッシ
ュ装置ＤＣＯからキャッシュ装置ＤＣＩへ送られる。Ｊ
ＰＩは、修正データＤ１を使用し、その後光のデータＤ
Ｏの主記憶装置におけるアドレスへＤｌを転送する。こ
の操作もまた、実際に、−・旦データが修正されると、
２回のデータ操作を必要とする。

このような２つの転送操作の必要を避けるため、本発明
のシステムは第５図に示されるように構成さねている。

同図に示された本発明の特定の実ＪｊＫ例において判る
ように、二重プロセッサ／二重キャッシュ・メモリー・
システムは、第１のプロセッサ（ＪＰ）３０およびこれ
と関連するキャッシュ・メモリー装置（ＤＣＯ）３２、
および第２のプロセッサ（ＪＰＩ）３１およびこれと関
連するキャッシュ・メモリー装置（ＤＣｌ、）３３から
なり、このキャッシュ・メモリー装置は、主記憶装置３
５に格納されたデータの複写であるデータを格納するこ
とができる。キャッシュ・バス３７は、キャッシュ装置
３２．３３および関連するプロセッサ３０．３１と通信
するため各キャッシュ装置と接続されている。管理用＄
ｌＪ御装置（ＭＣＵＯｌＭＣＵＩ）３４は、キャッシュ
・バス３７に対するデータ転送を管理するため使用され
る。ＭＣＵＯはまた。主記憶装置バス３８を介して主記
憶装置３５に対するデータ転送を制御するため使用され
る。

特定のキャッシュ装置に存在するデータが修正される操
作においては、上記の如く、本システムは下記の如き要
求された修正データ転送を実施する。

プロセッサ３０が主記憶装置３５からデータＤＯをアク
セスし、これをそのキャッシュ装置３２に入れ、このデ
ータをデータＤ１へ修正し、修正されたデータＤ１を再
びそのキャッシュ装置３２へ戻したものとしよう。これ
と同時に、プロセッサ３１は、自ら使用するためそのキ
ャッシュ装置３３に格納するため修正データをキャッシ
ュ装ｇ！１３２から要求する。ここに示したシステムに
よれば、プロセッサ３１が修正データＤ１を要求する時
、このデータはキャッシュ・バス３７へ与えられる。

ぷＪ御装置３イは、単一のデータ転送操作において、キ
ャッシュ・バス３７を介するキャッシュ装置３３への、
および主記憶装置バス３８を介する主記憶装置３５への
両方の転送を同時に制御する。

上記の操作は、第６図および第７図のタイミング図の助
けによってよりよく理解することができよう。７ＦＪ６
図は、第１のプロセッサの要求による主記憶装置からプ
ロセッサのキャッシュ装置へのデータ転送例を示し、第
２のプロセッサの要求による第１のプロセッサのキャッ
シュ装置から要求側のプロセッサのキャッシュ装置およ
び主記憶装置への修正データの転送例と対照することが
できる。

第６図において判るように、プロセッサ例えばプロセッ
サＪＰＯは主記憶装置がらのデータに対する要求信号（
ＭＥＭ　　ＲＥＱ　　Ｏ）　を表明し、キャッシュ・バ
ス３９および主記憶装置バス３８の使用を監視する管理
用制御装置３４は、許容信号（ＭＣＵ　　Ａ　　ＧＲＡ
ＮＴ　　Ｏ）を表明することにより、これらへ°スが自
由に使用できるならばその使用を許容する。この許容に
続いて、要求側のプロセッサは、要求されたデータのア
ドレスならびにこのデータの意図された使用に関する命
令コード情報を、キャッシュ・バス３７に対して与える
（信号ＭＣＵ　　Ａ−ＤＡＴＡ　　Ｏ−３０およびＭＣ
Ｕ　　Ａ　　０ＰＣＯＤＥ　　Ｏ−２参照）。データが
主記憶装置に存在しかつ妥当なデータであることが判定
されると、制御装置３４は信号ＭＣＵ　　Ａ　　ＤＡＴ
Ａ　　ＶＡＬＩＤを表明し、これにより主記憶装置から
主記憶装置バス３８に対する、またキャッシュ装置３２
における受取りおよび格納のためご九からキャッシュ・
バス３７に対するデータの転送を一ノ御する。プロセッ
サＪＰＯはこれと同時に、このデータをデータを修正す
るような方法で処理する。

第７図で判るように、別のプロセッサ、例えばプロセッ
サＪＰＩは、要求４３号（ＭＣＵＲＥＱＵＥＳＴ　　Ｈ
Ｉ　　Ｏ）を表明することにより修正データを要求する
ならば、制御装置３４は再び、キャッシュ・バス３７が
使用可能であれば許容信号（ＭＣＵ　　Ａ　　ＧＲＡＮ
Ｔ　　Ｏ）を表明する。修正データは、そのアドレスお
よびキャッシュ・バス３７上に置かれる命令コード（Ｍ
ＣＵＡ　　ＤＡＴＡ　　０　３１およびＭＣＵ　　ＡＯ
ＰＣＯＤＥ　　０−２）により識別される。同時に制御
装置３４は、修正データが転送を許される前にアドレス
のコヒーレント性が調べられることをＳ　求−ｒ　６４
３号（ＭＣＵ　　Ａ、　　ＲＥＳＯＬＶＥ−ＡＤＤＦｔ
、）を表明する。この信号（ＭＣｔＪ　　Ａ−ＲＥＴＵ
ＲＮＩＮＧ　　ＢＬＯＣに）は、コヒーレント性検査が
行なわれつつある間表明される。

このコヒーレント性検査の間、要求側のプロセッサによ
り与えられるアドレスが要求されたプロセッサのキャッ
シュ装置における修正データのアドレスと比較され、要
求されたデータがこのように修正された同じデータとし
て適正に識別されることを保証する。もしこの比較がこ
のような正しい識別を示すならば、要求側のプロセッサ
のキャッシュ装置３３および主記憶装置３５への同時の
転送を行なうため、妥当な修正データがキャッシュ装置
３７および主記憶装置バイアス３８上に置かれる（信号
ＭＣＵ　　ＡＤＡＴＡ　　ＶＡＬＩＤ参照）。

別の場合には、プロセッサがデータをアクセスし、これ
とそれ自体で使用するため修正するが、他のプロセッサ
はどれもこのような修正データは要求しない。このよう
な操作においては、修正データがプロセッサのキャッシ
ュ装置に置かわ。

このデータが別のプロセッサにより要求されるまではそ
こに止まるが、この場合修正データは第１のプロセッサ
のキャッシュ装置からアクセスされてこのキャッシュ装
置から要求側のプロセッサのキャッシュ装置および主記
憶装置へ先に述べた方法で同時に送られる。

もしプロセッサのキャッシュ装置がこのキャッシュ装置
から移さｊねばならない（即ち他のデータのため空きを
作るために）修正データを保有するならば、このような
修正データは依然として主記憶装置に保持されるが、こ
の修正データはこの時重ね書きされる。もしこのような
修正データが前記の如き変移が生じる前に更に後で修正
されたならば、この更なる修正データは主記憶装置へ転
送されなければならない。

従って、第５図のシステムを使用することにより、キャ
ッシュ・バスおよび主記憶装置バスを同時に用いて要求
側のキャッシュ装置および主記憶装置への修正データの
即時の転送を可能に１−る。このように、修正データの
トランザクションが行なわれる時間は、従来のシステム
と比較して短くなり、システム全体はこのようなこれま
で公知のシステムよりも通かに高いデータ処理能力を提
供することができる。

もし第５図のシステムが、例えばキャッシュ装置が２つ
以上の主記憶装置制御装置により制御される２つ以上の
キャッシュ・バスに対するボートをイｆする第１図また
は第３図に示された如きシステムの形態において使用さ
れ、制御装置の１つが１組のキャッシュ・バスおよびメ
モリー・バスに関する修正データ転送操作の制御に使用
されるならば、他方の制御装置は、１つ以上のプロセッ
サ／キャッシュ装置の対および１つ以上の他の組のキャ
ッシュ・バスおよびメモリー・バスに関して完全に独立
的な処理／データ転送操作の実施における使用のため使
用可能である。

キャッシュ装置の動作を理解するには、第８図に示され
る如き典型的なキャッシュ装置の全体的なブロック図を
考察することが役立とう。簡単にするため、この装置は
２つのプロセッサおよび２つの関連するキャッシュ装置
を使用するシステムの（第１図における如き）構成にお
いて示される。従って、本システムは、アドレスおよび
データの転送のため２つのキャッシュ・バスＭＣＵＢＯ
およびＭＣＵＢｌを使用する。

例えば個々のバス上で同時に通信が可能な異なるアドレ
スが、人力する駆動装置４０および４１を介してアドレ
ス・レジスタ４２および４３へ与えられる。このような
アドレスのコヒーレント性は、どのアドレスが問題とな
るキャッシュ装置に意図されるかを識別するため決定さ
れなければならない。タッグ・ストアのランダム・アク
セス・メモリー（ＲＡＭ）４４は、関連するキャッシュ
・データ・ストアＲＡＭ４５に全てのアドレスの指標お
よびタッグ部分を格納する。

レジスタ４２．４３から受取る各アドレスの指標および
タッグ・ビットは順次鋼べられ、そのようにマルチプレ
クサ（ＭＵＸ）４６を介してタッグ・ストア４４へ与え
られ、タッグ・ビットはコンパレータ・ロジック４７へ
与えられる。このタッグ・ビットは、データ・ストア４
５のアドレスと対応するタッグ・ストア４４におけるタ
ッグ・ビットと比較されて、受取られたアドレスがデー
タ・ストア４５におけるアドレスと対応するかどうかを
判定する。もしこのような対応が存在するならば、コン
パレータはこのアドレスを妥当なデータ・ストア・アド
レス（ＡＤＤＲＥＳＳＶＡＬＩＤ）として識別する、即
ちキャッシュ装置は受取られたアドレスがこのキャッシ
ュ装置に対するものであることを認識する。もしこのよ
うな対応が見出されなければ、キャッシュ装置は入力す
るアドレスをこれに妥当しないものとして識別しこれを
無視する。

もしこのような妥当なアドレスにおけるデータがデータ
・ストア４５から読出されるならば、このアト−レスは
マルチプレクサ４６からデータ・ストアＲＡＭへ与えら
れ、このアドレスおよびデータはその後マルチプレクサ
４８における出力レジスタ４７へ与えられ、これからこ
のアドレスが出力するバス駆動装置を介して最初に受取
られた同じＭＣＵＢバスへ与えられる。もしデータがこ
のような妥当なアドレスにおいてデータ・ストア４４へ
書込まれるならば、このデータはマルチプレクサ５２を
介してデータ・レジスタ５１へ与えられ、次いでマルチ
プレクサ５３を介してデータ・ストア４５へ与えられる
。

前記キャッシュ装置と関連するプロセッサはまた、図示
の如くアドレスを与えるためタッグ・ストア４４および
データ・ストア４５に対する直接アクセスが与えられ、
マルチプレクサ４６およびマルチプレクサ５３を用いて
ＣＰＵが要求する如きデータ・ストアに関するデータの
書込み読出しを行なう。第８図に示された装置の適当な
操作は、キャッシュ装置におけるそのための適当な；レ
リ御ロジック（図示せず）を用いて制御することができ
るが、適当な１４ノ御ロジツクの構造は当業者の充分に
知悉するところである。

上記の如き本発明を更によく理解するためには、本発明
の実施において付随するバス・システムのプロトコルの
特定の実施態様について史に論述することが役立とう。

このようなバス・プロトコルの作動原理が一旦確立され
れば。

これに従ってデータ転送を取扱う特定の論理回路を考え
ることは充分に当業者の知識の範囲内に納まろう。事例
のプロトコルについては、第９図乃至第１７図のタイミ
ング図に関して以下に論述する。

このようなバス・プロトコルは、主記憶装置に関する全
てのデータ・ブロック処理を提供し、またプロセッサ間
のメツセージのやり取りおよびキャッシュのコヒーレン
ト性を維持するためメモリー・ブロックに対するアクセ
ス権の調停を行なう。

各ＭＣＵバスは、例えば、アドレスとデータの双方を送
るため使用される３２ビツトのデータ経路をイ丁する。

４つのバイト・パリティ・ビットがこのデータ経路と関
連している。２倍ワード・アドレスがこのデータ経路に
おいて右詰めされ、例えば１６ギガバイトの最大アドレ
ス範囲を特定のシステムに対し許容する。

ＭＣＵバスにおける全てのトランザクションは、ブロッ
クの境界と交わらない４つの２倍ワードのキャッシュ・
バス・ブロックの転送を含む。１つの２倍ワードのアド
レスがデータ要求の一部として送られる時、これはメモ
リー・ブロックのどの２倍ワードが最初に与えられるべ
きかを指示する。次いで、このブロックの残りは当接術
において周知のように、「ラップアラウンド」順で与え
られる。

ＭＣＵバスの調停は、メモリー制御装置によって中央で
行なわれる。各リクエスタは、それ自体のバス・インタ
ーフェース回路および要求回線を持ち、これらはりクエ
スタが１つのＭＣＵバスを許容されるまでハイの状態に
保持される。次いで、許容されたりクエスタは、３ビツ
トの要求命令コードおよびアドレスを３２ビシトのデー
タ経路上で駆動することによりこの要求を生じる。この
命令コードおよびアドレスはまた、キャッシュのコヒー
レントな操作を行なうためバス上の他のインターフェー
ス回路に対してＭＮを与える。

ＭＣＵバス操作はトランザクション化される、即ち各イ
ンターフェース回路が１つのバス・トランザクションの
成功裡の完了までその要求に関する全ての情報を保持し
なければならない。

もしあるエラーがある操作のトランザクションの間に検
出されるならば、このトランザクションは後で命令コー
ドおよびアドレスの再表示から始めて再び試みられる。

各ＭＣＵバスは、それ自体のメモリー制御装置によつて
制御される０例えば、使用されるバスのプロトコル原理
を示すため本文で述べる例示として２つのバスのシステ
ムにおいては、全てのインターフェース回路が両方のバ
スと接続され、両方のこのようなバス上のキャッシュ・
メモリーのコヒーレントな操作に関与しなければならな
い。サービスの要求は、両方のバスに共通の５１１１個
の要求回線上で行なわれ、これと関連するメモリー制御
装置がどのバスがリクエスタに許容されるかを判定する
。

このようなシステムは、障害許容性の大きなシステムと
して作動でき、即ち２つのメモリー−制御装置および２
つ・のＭＣＵバスが冗長となりロック状態で実行する。

このようなシステムにおいては、リクエスタ対は異なる
バスを許容され、各リクエスタはそれに供されないバス
上でキャッシュのコヒーレントな操作を実施することを
禁止されることになる。

例えば、特定の一実施態様においては、下記の８つの命
令コード操作がＭＣＵバスに対して定義される。即ち、 ０００　　ノー・オペレージジン（ＮＯＰ）００１　　
読出し専用アクセスによる読出しくＲｅａｄ　　ＲＯ） ０１０　　読出し専用アクセスによるスワップ＜Ｓｗａ
ｐ　　ＲＯ） ０１１　　メツセージの送出（Ｓｅｎｄ）１００　　読
出し書込みに対するアップブレイド・アクセス（Ｕｐｇ
ｒａｄｅ） １０１　　　読出し書込みアクセスによる読出しくＲｅ
ａｄ　　ＲＷ） １１０　　　読出し書込みアクセスによるスワップ（Ｓ
ｗａｐ　　ＲＷ） １１１　　ブロック書込み（Ｗｒ　ｉ　ｔｅ）更に、キ
ャッシュ・インターフェース回路は、操作の完了のため
下記のサブ操作の１つ以上を実施できなければならない
。即ち、 −キャッシュのコヒーレント性検査 −ブロックの無効化 一ブロックの転送 −ＮＡＣＫ　（ブロック固定） 一メツセージ受取り −ＮＡＣに（メツセージ取出し不能） ノー・オペレーションにおいては、ＮＯＰ命令コードが
命令コード回線へ駆動され、これ以上の動作は生じない
。キャッシュのコヒーレント性検査は生じず、メモリー
制御装置は自由に最初に得られる機会に別のりクエスタ
に対するバスを許与する。

読出し専用アクセス・タイプあるいは読出し書込みアク
セス・タイプのいずれかの読出し操作においては、リク
エスタが命令コード回線を適当な読出し命令コード、お
よび所要のブロックのアドレスで命令コードを駆動して
、どの２倍ワードが最初に要求されるかを指示する。こ
のブロックは、メモリー制御装置あるいはこのブロック
を保持し得る別のキャッシュによりリクエスタへ転送さ
れる。

読出し専用アクセス・タイプあるいは読出しδ込みアク
セス・タイプのいずれかのスワップ操作の場合は、スワ
ップは１つのブロックの読出しとその占戻しの両方を含
み、主記憶装置を更新する。スワップ操作は、１つのキ
ャッシュが修正データをそれに変移しなければならない
時にのみ使用される。

メツセージ送出操作の場合は、リクエスタは、送出命令
コードで命令コード回線およびアドレス回線を駆動して
、メツセージの宛先（単数または複数）を指示する。デ
ータ回線は、その後４つの２倍ワードのメツセージで駆
動される。宛先は、もしこのメツセージがその特待るこ
とができなければＮＡＣＫを戻す。

アップブレイド操作は、１つのキャッシュにおける１つ
のブロックを修正することを意図するもので、この目的
のために、キャッシュはその占込み能力を高めなければ
ならない。このような読出し書込み繰作に対するアップ
ブレイド・アクセスのために、リクエスタはアップブレ
イド命令コードを含む命令コード回線を、また読出し一
；込みアクセスが要求されるブロックのアドレスを含む
アドレス回線を駆動する。他の全てのキ、ヤッシュは、
アドレスによるキャッシュの一貫性検査を行ない、適当
なキャッシュ−貫性動作を行なう、アップブレイドは、
ある数のサイクル内で一貫性の条件が見出されなければ
許午される。例えば、もしＮＡＣにが別のキャッシュに
より表明される（他のキャッシュが同じデータを修正し
つつあることを示す）ならば、アップブレイドは許与さ
れない。

ブロック書込み操作の場合は、リクエスタが書込み命令
コードで命令コード回線および書込まれるべきブロック
のアドレスを含むアドレス回線を駆動して、送出される
最初の２倍ワードを指示する。データ回線は、書込まれ
る４つの２倍ワードで駆動される。他の全てのキャッシ
ュは適当なキャッシュ・コヒーレントな動作を行なう。

ブロック書込みは略々専らＩ１０１００ために使用され
る。このため、Ｉ１０コントローラは、データを１つの
Ｉ１０装置から主記憶装置へ転送することを欲する。も
しこのデータがＩ１０装置によって修正されるならば、
他のキャッシュは、このデータ・ブロックが含まれるな
らばこれを検証する。

各キャッシュは、キャッシュ−コヒーレント性検査を行
ない、これがこのブロックを存するかどうかを調べ、も
しそうであれば、キャッシュはこのデータ・ブロックを
検証する。

キャッシュ・インターフェース事象により行なわれる如
き上記の例示したサブ操作については、以降の記述が関
与する開操作の理解のトで役立つ。

キャッシュのコヒーレント性およびブロック固定のサブ
操作の場合は、キャッシュのコヒーレント性検査の目的
は、システムにおける１つのキャッシュ・ブロックの全
てのコピーが同じものであることを保証することである
。この一貫性を維持するため、キャッシュ・ブロックに
対する共用アクセスはある状況の下ではル１約を受けね
ばならない。

キャッシュ・ブロックを保持するキャッシュ・インター
フェースが、４つのアクセス・モード、即ち、読出し専
用、読出し書込み、固定あるいは書込み専用モードの１
つにおいて上記の制約を受ける。

読出し専用アクセスは、キャッシュ間の１つのブロック
の同時の共用が許される唯一のアクセス・モードである
。このブロックは、これを保持するどのキャッシュによ
っても修正することができないため、全てのコピーが有
効である。

共用されるブロックを保持する全てのキャッシュは、こ
のブロックが共用さねる間読出し専用アクセスでこわを
保持しなければならず、その全てが別のアクセス・モー
ドにおいて要求されるならば、このブロックのコピーを
無効化しなければならない。読出し書込みアクセスは、
排他的アクセス・モードである、即ち、１つのキャッシ
ュがこれを読出し書込みアクセス・モードに保持する間
、他のキャッシュは如何なるアクセス・モードにおいて
も特定のブロック保持しない。

もし別のりクエスタが読出し書込みアクセスで保持され
るブロックを要求するならば、このブロックを保持する
キャッシュはこのブロックを首記リクエスタへ送らなけ
ればならない。このブロックに対する読出しアクセスは
、この要求が読出し専用アクセス・モードに対するもの
であれば維持し得る。

固定（ロック）されたアクセスは、割込み不能な読出し
１１ｒ込みアクセス・モードである。

デッドロックを防止するため、各キャッシュは一時に１
つのブロックに１つのロックしか保持できない。キャッ
シュは、排他性を保証するため、このブロックをロック
する面に読出し占込みアクセスを含むブロックを保持し
なければならず、またロックを解除する前に１つの命令
に対し１つのブロックに１つのロックしか保持できない
。１つのブロックがロックされる量刑のリクエスタがこ
のブロックを要求するならば。

このブロックを保持するキャッシュがＮＡＣＫをリクエ
スタへ戻す。この時、リクエスタは後でこのブロックを
再び要求することになる。

−）込み専用アクセスは実際には特殊なケースである。

各モードにおいて、ブロックの書込みを欲するキャッシ
ュは、このブロックの読出しを行なうことなく全体で４
つの２倍ワード・ブロックを生成しなければならない。

このようなサブ操作は、特定の場合、例えば、ブロック
がメモリー・システムの外部から起生ずる場合に用いら
れる。新しいデータがメモリー・システムへ入れられる
ため、ブロックを保持するどのキャッシュも、このブロ
ックに対する書込み専用アクセスが要求されるならば、
そのコピーを無効化しなければならない。

ブロックに対する共用されるアクセスにおけるこれらの
制約の故に、ＭＣＵバスに対する各要求は、キャッシュ
のコヒーレント性を保持するため何等かの動作が必要か
どうかを判定するためシステムにおける各キャッシュに
より評価されねばならない。キャッシュのコヒーレント
性は、読出し、潜込み、スワップおよびアップブレイド
の開操作について検査されなければならない。キャッシ
ュのコヒーレント性は、メツセージの伝送に対しては、
これら伝送がキャッシュ・ブロックを含まないため行な
うべきではない。キャッシュのコヒーレント性を保持す
るために、他が要求するブロックを保持するキャッシュ
によりある動作が行なわれなけわばならない。このよう
な動作は、ブロックの無効化、読出し書込みから読出し
専用へのブロック・アクセスのダウンブレイド、リクエ
スタへのブロックの転送、およびリクエスタに対するＮ
ＡＣＫの送出を含む。

下記の表は、保持するブロックに対する要求に応答して
キャッシュにより行なわれねばならない。諸動作を要約
している。即ち、 キ　ッシュのアクセス・モード 要求された アクセス・モード　起旦ル己冒旦工　　越ｄ匹ｄム酊久
二読出し専用　　　　　動作なし　　転送／ダウンブレ
イド読出し−２込み　　　　無効化　　　転送／無効化
１１７込みｔ！＃ｌｔ　　　　　　無効化　　　無効化
固定上 ＮＡＣＫ ＮＡＣＫ ＮＡＣに 書込み専用アクセスを含むブロックを「保持」するキャ
ッシュは、書込まれるブロックに関してキャッシュのコ
ヒーレント性を解明する必要はなく、このキャッシュが
バスを許容される時キャッシュは単にこのブロックを書
込むに過ぎない。

ＭＣＬＩバスは更に、プロセッサ間通信の手段としてメ
ツセージ伝送機構を提供する。この比較的高いレベルの
メツセージ・プロトコル、即ちメツセージにおけるフィ
ールドの意味はＭＣＵパスのプロトコルによっては規定
されない。

メツセージは、４つの２倍ワード長さとして定義される
。これらメツセージは、同時に１つまたはいくつかのプ
ロセッサへ送ることができる。

ＭＣＵバスに対するキャッシュ・インターフェースは、
少なくとも１つのメツセージをバッファする能力を持た
ねばならない。あるキャッシュのインターフェースのバ
ッフ１が一杯である時あるメツセージがこのインターフ
ェースへ送られるならば、このような状態を表示するた
めこのインターフェースはＮＡＣに信号を表明しなけれ
ばならない、この場合、送出側のインターフェースはい
くつかの作動サイクルを待ち、次いでメツセージを送出
する試みを反復しなければならない。

多数のアドレスへのメツセージの送出を容易にするため
、またその意図された宛先によるメツセージの検出を筒
単にするため、メツセージの宛先アドレスは復号状態で
送られる。いくつかの宛先へ送出のためには、このアド
レスにおける１つ以上の回線が表明される。例えば、プ
ロセッサのアドレスは、これらがシステムの１つのシャ
シ−に占める位置により決定される。

先に論じた操作のプロトコルは、第９図乃至第１７図の
タイミング図に関して更に詳細に述べることができる。

キャッシュにより要求される全ての操作は５　「調停」
および「許容」で始まり、特定の操作に特定する開動作
が継続する。サブ操作の前には、調停および許容の段階
は存在しない。全ての操作は、エラーの検出および回復
の目的のためトランザクション化されている。このトラ
ンザクション化を特に提供することは、個々の操作プロ
トコルに規定されている。

第９図に関して述べた調停および許容段階においては、
リクエスタがその要求を適当な優先レベル、例えば、Ｈ
Ｉの優先レベルで行なう。

ＭＣＬＪバスを要求するため、リクエスタはそのＭＣＵ
　　ＲＥＱＵＥＳＴ　　Ｈ１回線を表明し、１つのＭＣ
ＵがＭＣＬｉ　　Ａ　　ＧＲＡＮＴまたはＭＣＵ　　Ｂ
　　ＧＲＡＮＴのいずれかを表明するまで、この回線を
表明し続けなければならない。

もしＭＣＵ　　Ａ　　ＧＲＡＮＴが表明されるならば、
操作はＭＣＵバスＡ上に生じ、またもしＭＣＬＩ　　Ｂ
　　ＧＲＡＮＴが表明されるならば、操作はＭＣＵバス
Ｂ上に生じることになる。

ＧＲＡＮＴ信号のＭＣＵの表明に続くサイクルにおいて
、リクエスタはそのＲＥＱＵＥＳＴ信号を止め、その所
要の操作の命令コードおよびアドレスで許容されたバス
上のＭＣＵ ＯＰＣＯＤＥ、ＭＣＵ　　ＤＡＴＡおよびＭＣＵＰＡＲ
Ｔ回線を駆動する。このバスのＭＣＵＲＥＳＯＬＶＥ　
　ＡＤＤＲ回線は、モジ操作がキャッシュのコヒーレン
ト性検査を要求する場合は表明されねばならない。これ
らの回線は、１つのサイクルに対してのみ駆動されねば
ならない、駆動されたサイクルの終りにおけるＭＣＵ　
０ＰＣＯＤＥ、　ＭＣＵ　Ｄ　Ａ　Ｔ　Ａ　＜およびＭ
ＣＵ　　ＰＡＲＴ信号の消滅は、調停および許容段階を
完了する。次いで、操作は操作に特定のプロトコルで継
続する。

ノー・オペレーション・モードの場合は、操作（あるい
は１つの操作もない方がよい）は調停および許容段階で
終る。

第１Ｏ図に関して述べた読出し操作の場合は、読出し専
用アクセスによる読出しおよび読出し占込みアクセスに
よる読出しの双方は同じプロトコルに従う。バス上のア
ドレスのりクエスタの駆動（即ち、第１Ｏ図の６番目の
サイクル）に続く特定のサイクルで始まり、リクエスタ
はＭＣＵを待ち適当なバス上にＭＣＵ　　ＤＡＴＡＶＡ
ＬＩＤ信号を表明する。読出されつつあるブロックの最
初の２倍ワードは、ＭＣＵ−ＤＡＴＡ　　Ｖ　Ａ　Ｌ　
Ｉ　Ｄが表明される最初のサイクルのバスに対して駆動
され、このサイクルの終りで置数されねばならない。３
つの残りの２倍ワードが、３つの後続のサイクルにおい
てＭＣＵ　　ＤＡＴＡ回線上で駆動される。

もしエラーが読出し操作中に検出されるならば、影響を
受けるバスに対するＭＣＵ　　ＢＵＳ−ＥＲＲＯＲ信号
がこのエラーを検出する装置により表明され、リクエス
タはバスの要求から始めて読出し操作を再び始めなけれ
ばならない。

リクエスタは、再試行回数を記録せねばならず、試みを
ある選定された時点で放棄することができる。

調停および許容段階に続く第１１図に関して述べた書込
み操作においては、リクエスタは許容されたバス上のＭ
ＣＵ　　ＸＭＩＴ　　ＮＥＸＴＣＹＣＬＥ回線の表明を
待機する。この信号の表明直後の４つのサイクルにおい
ては、リクエスタは許容されたバスのＭＣＵ　　ＤＡＴ
ＡおよびＭＣＵ　　ＰＡＲＴ回線上に書込まれる４つの
２倍ワードを駆動する。

ＭＣＵによるＭＣＵ　　ＣＯＭＰＬＥＴＥ信号の′表明
か、あるいはＭＣＬＩ　　Ｂｕｓ　　ＥＲＲＯＲ信号の
表明のいずれかにより完了される。もしＭＣ［Ｊ　　Ｂ
ＵＳ　　ＥＲＲＯＲ信号が表明されるならば、リクエス
タはバスの要求から始めて書込み操作全体を再び開始し
なければならない。

第１２図に関して述べたスワップ操作においては、読出
し専用アクセス操作によるスワップおよび読出し書込み
アクセス操作によるスワップは、それぞれ同じプロトコ
ルに従う。スワップ操作は、実質的には書込み繰作が続
く読出し操作である。この操作の１つの例外点は、読出
しアドレスのみがキャッシュのコヒーレント性について
検査されることである。

調停および許容段階（第９図）においては、リクエスタ
は、スワップ操作の読出し操作部分に対するアドレスを
駆動する。調停および許容段階に続いて、リクエスタは
許容されたバスに対するＭＣＵ　　ＧＲＡＮＴ信号の２
番目の表明を待機する。この２番目の表明に続くサイク
ルにおいて、リクエスタは書込み操作に対するアドレス
を含む許容されたバスのＭＣＵＤＡＴＡおよびＭＣＬＩ
　　ＰＡＲＴ回線を駆動する。こわらの回線は１つのサ
イクル間のみ駆動される。

書込みアドレスの駆動に続いて、リクエスタはＭＣＬＩ
　　ＤＡＴＡ　　Ｖ　Ａ　Ｌ　Ｉ　Ｄ信号の表明を待ち
、読出しデータの最初の２倍ワードがこのバス上で妥当
であることを示す。読出しデータの転送は、ＭＣＵ　　
ＤＡＴＡ　　ＶＡＬＩＤ＋７）表明に続く次の３つのサ
イクルで継続する。

次に、リクエスタハ、ＭＣＬＪ　　ＸＭＩＴＮＥＸＴ　
　ＣＹＣＬＥの表明を待つ。この表明は、読出しデータ
転送の最後のサイクルの間に生じ得る。ＭＣＵ　　ＸＭ
ＩＴ　　ＮＥＸＴＣＹＣＬＥの表明に続く４つのサイク
ルにおいて、リクエスタは書込まれる４つの２倍ワード
を駆動する。

スワップ操作は、ＭＣＵ　　ＣＯＭＰＬＥＴＥ信号の表
明、あるいはＭＣＵ　　ＢＵＳＥＲＲＯＲ信号の表明の
いずれかにより完了する。この要求側のキャッシュは、
ＭＣＵＣＯＭＰＬＥＴＥ信号の表明までｉ（を込まれる
べきブロックについてのキャッシュのコヒーレント性検
査を実施し続ける。もしＭＣＵ　　ＥＵＳＥＲＲＯＲ信
号が表明されるならば、要求側のキャッシュは、バスの
要求から始めてスワップ操作全体を再び開始しなければ
ならない。

調停および許容段階に続く第１３図に関して述べたアッ
プブレイド・アクセス操作においては、リクエスタは選
定されたサイクル数、例えば４サイクルを待たねばなら
ない。もしＭＣＵＲＥＱＵＥＳＴ　　ＮＡＣに信号がバ
スの駆動に続く４番目のサイクルの間許容されたバス上
に表明されるならば、このブロックは固定され、リクエ
スタはアップブレイド操作を後で再び開始しなければな
らない。もしＮＡＣにが表明されなければ、アップブレ
イドは許容されるものと見做される。

もしＭＣＵ　　ＢＵＳ　　ＥＲＲＯＲ信号がアップブレ
イド操作の間表明されるならば、リクエスタはバスの要
求から始めてこの操作を再び開始しなければならない。

調停および許容段階に続く第１４図に関して述べたメツ
セージ送出操作においては、リクエスタは選定されたサ
イクル数、例えば４サイクル待機しなければならない。

４番目のサイクルの終りで、意図されたメツセージの受
取りが、信号ＣＬＲＴＯ５ＥＮＤ　　ＭＳＧまたはＲＥ
ＱＵＥＳＴ　　ＮＡＣＫのいずれかを関与するバス上で
駆動中でなければならない。信号ＣＬＲ受入れられ得る
ことを示し、またＲＥＱＵＥＳＴＮＡＣにはこの時メツ
セージを取入れることができないことを示す。この４番
目のサイクル以後如何なる時も、ＭＣＵは信号ＸＭＩＴ
　　ＮＥＸＴＣＹＣＬＥを表明することになる。ＸＭＩ
ＴＮＥＸＴ　　ＣＹＣＬＥに続くサイクルでは、リクエ
スタはメツセージ即ち表明ＤＡＴＡＶＡＬＩＤの最初の
２倍ワードを送出しなければならない。続く３サイクル
において、メツセージの残りの３つの２倍ワードが送出
され、ＤＡＴＡＶＡＬＩＤが落される。

もし信号ＲＥＱＵＥＳＴ　　Ｎ　Ａ　ＣＫがメツセージ
要求に対する受取りの応答であるならば、この要求は後
で再び試みられねばならない。

もしＭＣＵ　　Ｂｕｓ　　ＥＲＲＯＲ信号が表明される
ならば、リクエスタはバスの要求から始めて操作を再び
開始しなければならない。

メツセージ要求に応答してＣＬＲＴ。

５ＥＮＤ　　ＭＳＧまたはＲＥＱＵＥＳＴＮＡＣにのい
ずれかを示す意図されたメツセージの受取りの失敗は、
エラー状態として処理される。

第１５図に関して述べたキャッシュのコヒーレント性検
査のサブ操作の場合は、キャッシュのコヒーレント性検
査は１つの操作の調停および詐り一段階から始まる。介
在するＭＣＬ＋バスに対するＲＥＳＯＬＶＥ　　Ａ　Ｄ
　　Ｄ　　Ｒ信号は、アドレスを調べなけわばならない
場合に表明されることになる。ＲＥＳＯＬＶＥ　　ＡＤ
ＤＲにおける１つのサイクルの終りに、各インターフェ
ースはアドレスおよび命令コードがバスから記録さねた
ことを保証しなければならない。

もし表示されたキャッシュのコヒーレント性処理が保持
されるブロックを無効化するならば、この無効化は直ち
に（例えば、ＲＥＳＯＬＶＥＡＤＤＲのサイクル内で）
実施されねばならない。ＭＣＵバス信号は、無効化が生
じたことを表示するため表明される必要はない。

もしあるブロックがリクエスタへ転送されねばならなけ
れば、転送の必要が決定されると直ちに、ＲＥＴＵＲＮ
ＩＮＧ　　ＢＬＯＣＫ信号が関与するバス上に表明され
ねばならない。

遅くとも、信号は選定されたサイクル、例えばＲＥＳＯ
ＬＶＥ　　ＡＤＤ　Ｒ（７）後３番目ノサイクルまでに
表明されねばならない。移行のブロック転送のサブ操作
が完了するまでＲＥＴＵＲＮＩＮＧ　　ＢＬＯＣＫ信号
が表明された状態に保持されねばならない。

もし固定されたブロックのため要求がＮＡＣにされねば
ならなければ、ＮＡＣにの必要の決定後できるだけ早く
関与するバス上のＲＥＱＵＥＳＴＮＡＣに信号が表明さ
れねばならない。

遅くとも、この信号は選定されたサイクル、例えばＲＥ
ＳＯＬＶＥ　　ＡＤＤＲ（７）後３番目のサイクルにお
いて提示されなけわばならない。

ＲＥＱＵＥＳＴ　　ＮＡＣＫは、ＲＥＳＯＬＶＥＮＡＣ
にの後４番目のサイクルまで保持され。

次いで落される。

第１６図に関して述べたブロック転送のサブ操作にるい
ては、もしあるブロックをキャッシュのコヒーレント性
処理として１つのプロセッサから別のプロセッサへ直接
転送されねばならなければ、ＲＥＴＵＲＮＩＮ　　ＢＬ
ＯＣＫ信号はキャッシュのコヒーレント性検食のサブ操
作において規定される如くに表示されねばならない。こ
のＲＥＴＵＲＮＩＮＧ　　Ｂ　ＬＯＣＫ信号は、ブロッ
クがキャッシュから取出されて転送される間保持される
。

転送するキャッシュは、例えばＲＥＳＯＬＶＥＡＤＤＲ
の？＆　６　ａ目のサイクル前にブロックの転送を開始
しない。このブロックは５最初に転送された所要の２倍
ワードと共に転送されなければならない。用意ができる
と、転送側のキャッシュはブロックの最初の２倍ワード
をバスに対して駆動し、１つのサイクルの間ＤＡＴＡＶ
ＡＬＩＤ信号を表明する。以降の３サイクルにおいて、
ブロックの残りの３つの２倍ワードがバスに対して駆動
され、ＤＡＴＡ　　Ｖ　Ａ　Ｌ　Ｉ　Ｄ信号が落される
。前“記ＲＥＴＵＲＮ　Ｉ　ＮＧＢＬＯＣに信号は、２
番目の２倍ワードの駆動に続くサイクルにおいて落され
る。

第１７図に関して説明したメツセージ受取りのサブ操作
においては、メツセージは復号された状態のアドレスで
あり、ＤＡＴＡ　　Ｏ−３１の各回線が１つのプロセッ
サと対応している。

メツセージ送出の命令コード（０１１，）が１つのＭＣ
Ｕバスの命令コード回線上に駆動される時、このプロセ
ッサと対応するＭＣＵバス上の回線が、メツセージを前
記プロセッサへ送出するため要求がなされつつあるかを
調・べるため検査されねばならない。メツセージ要求が
１つのプロセッサに対してなされた時、このプロセッサ
は、前記バスがメツセージを受取ることができるならば
、このバス上にＣＬＲＴｏ　　５ＥＮＤ　　Ｍ　　Ｓ　
　Ｇ信号を表明するか、あるいはもしこの時メツセージ
を受取ることができなければ、このバス上にＲＥＱＵＥ
ＳＴ　　ＮＡＣに信号を表明しなけわばならない。いず
れの信号も、メツセージ送出要求後３番目のサイクルま
でに表示されねばならず、またこの要求の後４番目のサ
イクルにわたり保持されねばならない。

もしこのメツセージを受取ることができるならば、受取
り側のプロセッサは関与するバス上のＤＡＴＡ　　ＶＡ
ＬＩＤ信号を待機する。このメツセージは、　ＤＡＴＡ
　　Ｖ　Ａ　Ｌ　Ｉ　Ｄが表明されるサイクルの間送出
され、入力メツセージ・バッファが一杯である１１．ν
、あるいは進行中の他のバス操作がメツセージの受取り
を制御することを不可能にする時、後続の３サイクルの
メツセージ要求がＮＡＣにされねばならない。

もしＢｕｓ　　ＥＲＲＯＲ信号がメツセージの受取りの
間介在するバス上に表示されるならば、このメツセージ
は無視されねばならず、メツセージの送出側はメツセー
ジ送出側はメツセージ送出操作を再び要求することにな
る。

バリデイその他のエラーがＭＣＵバスの１つにおいて検
出されるバス・エラーのサブ操作においては、このエラ
ーを検出するインターフェースは関与するバス上にＢｕ
ｓ　　ＥＲＲＯＲ回線を表明して保持する。この信号は
、前記バスにおけるどの継続中の繰作の終りまで保持さ
れねばならない。ＢＵＳ　　ＥＲＲＯＲ信号が表明され
る時進行中のどの操作も初めから再び開始されねばなら
ず、このバスは再び要求されなければならない。

ＭＣＵバスがリセットされるバス・リセットのサブ操作
においては、このバスを制御するＭＣＵがこのバス上に
ＢＵＳ　　ＲＥＳＥＴ回線を表明して保持する。この信
号は、このバス上の総ての継続中の操作の終りまで保持
されることになる。

バスを要求したがこのバスを許与しなかったどのインタ
ーフェースも、前記リセットの間バスを要求し続ける。

ＢＵＳ　　ＲＥＳＥＴ信号が表明される時進行中の如何
なる操作も初めから再び開始されねばならず、またこの
バスは再び要求されねばならない。

【図面の簡単な説明】

第１図は１対のキャッシュ装置に対するデータの同時の
転送を行なうための本発明のシステムを示すブロック図
、第２図は第１図のシステムにおけるデータの同時転送
を示すタイミング図、第３図はＮ個のキャッシュ装置で
使用される第１図のシステムの拡張に関するブロック図
、第４図は修正データの転送の取扱いにおける一般的問
題を示すブロック図、第５図はこのような修正データ転
送を行なうための本発明のシステムを示すブロック図、
第６図は本発明によるかかる修正データの転送操作の別
の部分の理解に役σつタイミング図、第７図は本発明の
典型的なキャッシュ装置を示すブロック図、第８図は本
発明によるかかる修正データの転送操作の別の部分の理
解に役立つタイミング図、および第９図乃至第１７図は
本発明において使用されるバスのプロトコルの理解に更
に役立つ別のタイミング図である。 １０、＋１・・・プロセッサ対（ＪＰ）、１２．１３・
・・キャッシュ・メモリー装置（ＤＣ）、１４、Ｉ　５
−・・メモリー制御装置（ＭＣＵ）、１６．１７−・・
メモリー’ＭＪ御装置バス（ＭＣＵＢ）、＋８、＋９・
・・主記憶装置バス（ＭＭＢ）、２０・・・主記憶装置
、３０．３１−プロセッサ（ＪＰ）、３２．３３−・・
キャッシュ・メモリー装置（ＤＣ）、３４・・・管理用
制御装置（ＭＣＵ）、３５・・・主記憶装置（ＭＭＵ）
、４１Ｂ・・・バス、３７゜３９・・・キャッシュ・バ
ス、３８・・・主記憶装置バス、４０、４１・・・駆動
装置、４２．４：ｌ・・・アドレス・レジスタ、４４−
・・ランダム・アクセス・メモリー（ＲＡＭ）、４５・
・・キャッシュ・データ・ストアＲＡＭ、４６．４８．
５２．５３・・・マルチプレクサ（ＭＵＸ）、４７−・
コンパレータ・ロジック、５１・・・データ・レジスタ
。 図面の浄書（内容に変更なし） ＦＩＧ、３ ＦＩＧ、　１ ＭＣＬＩ−Ａ−ＧＲＡＮ丁＋０ ＦＩＧ、４ ＦＩＧ、２ ＦＩＧ、５ ＭＣＵ−Ａ−ＤＡＴＡ　−ＶＡＵ（１ ＦＩＧ、６ ＦＩＧ、９ １２３４５６７８９に）蓄１１２１３ ＭＥＭＣＬＫ 手 続 補 正 書 １゜ 事件の表示 甲・成１年特許願第２５１６９７号 ２、発明の名称 多重プロセッサ／キャッシュ・メモリー・システム３゜ 捕型をする者 事件との関係　　特許出願人 住所 名　称　　データー・ゼネラル―コーポレーション新大
手町ビル ２０６区 ９　　ｔｏ　　Ｉ＋　　１２　１３

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２つのプロセッサと、 データを格納する主記憶装置と、 該主記憶装置に格納されるデータの選定 されたデータのコピーを格納する少なくとも２つのキャ
   ッシュ・メモリーとを設け、各キャッシュ・メモリーは
   前記プロセッサの１つと関連しており、 少なくとも２つのキャッシュ・バスを設け、前記各キャ
   ッシュ・メモリーは少なくとも２つの前記キャッシュ・
   バスと接続され、 前記主記憶装置と接続された少なくとも２つの主記憶装
   置バスと、 前記キャッシュ・バスおよび前記メモリー・バスの使用
   を制御して、前記キャッシュ・バスの１つ以上および前
   記主記憶装置バスの１つ以上に対する１つ以上のキャッ
   シュ・メモリーによる異なるデータの同時同報通信を許
   容して、異なるデータが同時に異なるキャッシュ・ メモリーから前記キャッシュ・バスおよび 前記主記憶装置バスの異なるものにおいて 前記キャッシュ・メモリーの他のものあるいは前記主記
   憶装置へ転送されるようにする制御手段とを設けてなる
   ことを特徴とするデータ処理システム。 ２、更に、前記各キャッシュ・メモリーが、前記キャッ
   シュ・バスのいずれか１つにおいてデータを同報通信す
   る手段を含み、該データは、データが転送を意図される
   別のキャッシュ・メモリーまたは前記主記憶装置を識別
   する情報を含むことを特徴とする請求項１記載のデータ
   処理システム。 ３、更に、前記各キャッシュ・メモリーおよび前記主記
   憶装置が、応答するキャッシュ・ メモリーまたは主記憶装置に対して転送されるよう意図
   されるデータとして識別される、 前記キャッシュ・バスのどれか１つあるいは前記主記憶
   装置バスの１つにおけるデータのみに対応しかつこれを
   受取る手段を含むこと を特徴とする請求項２記載のデータ処理システム。 ４、前記制御手段が、 各々が前記キャッシュ・バスの１つおよび 前記主記憶装置バスの１つと関連する少なくとも２つの
   制御手段を含み、該制御手段はそれぞれ、関連する前記
   キャッシュ・バスおよび前記主記憶装置バスの使用を制
   御することを特徴とする請求項１記載のデータ処理シス
   テム。 ５、前記データ処理システムが、２つのプロセッサと、
   それぞれ前記プロセッサの１つと関連する２つのキャッ
   シュ・メモリーと、２つのキャッシュ・バスおよび２つ
   の主記憶装置バスを含むことを特徴とする請求項１記載
   のデータ処理システム。 ６、複数のキャッシュ・メモリー装置の異なるものの間
   における異なるデータの転送を制御する方法において、 前記キャッシュ・メモリー装置の異なるものから複数の
   バスの異なるものへ異なるデータを同報通信し、 前記データが転送を意図される前記キャッ シュ・メモリー装置を異なる各データにおいて識別し、 識別された各キャッシュ・メモリー装置を して、該識別されたキャッシュ・メモリー装置へ転送さ
   れるべく意図されたデータに応答してこれを受取らせる ステップからなることを特徴とする方法。 ７、少なくとも２つのプロセッサからなるデータ処理シ
   ステムにおいて、 データを格納する主記憶装置と、 該主記憶装置に格納されるデータの選定 されたデータのコピーを格納する少なくとも２つのキャ
   ッシュ・メモリーとを設け、各 キャッシュ・メモリーは前記プロセッサの１つと関連し
   、 少なくとも１つのキャッシュ・バスを設け、前記各キャ
   ッシュ・メモリーは少なくとも １つの前記キャッシュ・バスと制御自在に接続され、 前記少なくとも１つのキャッシュ・バスと 前記少なくとも１つの主記憶装置バスと接続されて、前
   記キャッシュ・バスおよび主記憶装置バスの使用を制御
   して、プロセッサにより修正されてその関連するキャッ
   シュ・メモリーに格納されるデータが、少なくとも１つ
   の前記キャッシュ・バスを介して前記修正されたデータ
   を要求する前記キャッシュ・メモリーの別の１つと、少
   なくとも１つの前記主記憶装置バスを介して前記主記憶
   装置とに同時に転送することができるようにすることを
   特徴とするデータ処理システム。 ８、前記修正されたデータの前記同時の転送が、該修正
   されたデータに対する要求に応答して、前記キャッシュ
   ・メモリーの別の１つによって行なわれることを特徴と
   する請求項７記載のデータ処理システム。 ９、前記データ処理システムが、複数のキャッシュ・バ
   スと、複数の主記憶装置バスと、各々が前記キャッシュ
   ・バスの１つおよび前記主記憶装置の１つの使用を制御
   するようにこれらと関連する複数の制御手段とを含むこ
   とを特徴とする請求項７記載のデータ処理システム。 １０、各制御手段の１つが、その関連するキャッシュ・
   バスおよび主記憶装置バスの使用を制御して、前記キャ
   ッシュ・メモリーの１つから該キャッシュ・メモリーの
   別のものへ修正されたデータを転送し、前記制御手段の
   他の少なくとも１つが、その関連するキャッシュ・バス
   または主記憶装置の使用を制御して、１つのキャッシュ
   ・メモリーから別のキャッシュ・メモリー あるいは前記主記憶装置への少なくとも１つのデータ転
   送を同時に生じることを特徴とする請求項９記載のデー
   タ処理システム。 １１、更に、前記要求側のキャッシュ・メモリーが、前
   記修正データのアドレスを前記要求側のキャッシュ・メ
   モリーにより与えられるアドレスと比較して、前記修正
   データのアドレスの コヒーレント性検査を行なう手段を含むことを特徴とす
   る請求項７記載のデータ処理システム。 １２、前記データ処理システムが、２つのキャッシュ・
   メモリーと、２つのキャッシュ・バスと、２つの主記憶
   装置バスと、各々が前記キャッシュ・バスの１つおよび
   前記主記憶装置バスの１つの使用を制御する２つの制御
   手段とを含む ことを特徴とする請求項７記載のデータ処理システム。 １３、データ処理システムの１つのキャッシュ装置から
   該データ処理システムの別のキャッシュ装置および該シ
   ステムの主記憶装置へ修正データを転送する方法におい
   て、前記別のキャッシュ装置からの前記１つのキャッシ
   ュ装置に存在する修正データに対する要求を生じ、 前記１つのキャッシュ装置から該別の キャッシュ装置と前記主記憶装置との両方 に対する同時の前記修正データの転送を制御する ステップからなることを特徴とする方法。 １４、前記１つのキャッシュ装置からの修正データのア
   ドレスおよび前記別のキャッシュ装置により要求される
   如き修正データに対する１つの アドレスのアドレス・コヒーレント性を検査するステッ
   プを更に含むことを特徴とする請求項１３記載の方法。