JPH0218657A - 複数バス・マイクロコンピユータ・システム - Google Patents
複数バス・マイクロコンピユータ・システムInfo
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- JPH0218657A JPH0218657A JP1088194A JP8819489A JPH0218657A JP H0218657 A JPH0218657 A JP H0218657A JP 1088194 A JP1088194 A JP 1088194A JP 8819489 A JP8819489 A JP 8819489A JP H0218657 A JPH0218657 A JP H0218657A
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- signal
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- G06F8/00—Arrangements for software engineering
- G06F8/70—Software maintenance or management
- G06F8/71—Version control; Configuration management
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- G—PHYSICS
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- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
- G02B27/28—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00 for polarising
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03B—APPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
- G03B21/00—Projectors or projection-type viewers; Accessories therefor
- G03B21/54—Accessories
- G03B21/56—Projection screens
- G03B21/60—Projection screens characterised by the nature of the surface
- G03B21/604—Polarised screens
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、８２３８５がマスタ・モードで動作する８０
３８８／８２３８５マイクロコンピユータにおいて、８
０３８６でバス・アービトレーションの開始を実現する
ことに関する。
３８８／８２３８５マイクロコンピユータにおいて、８
０３８６でバス・アービトレーションの開始を実現する
ことに関する。
Ｂ、従来技術
８０３８６、その特徴、及びキャッシュ・メモリ・サブ
システムを含むマイクロコンピュータ・システムにおけ
るその使用法に関する背景情報は、インテルのｒ８０３
８（３入門（Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔ。
システムを含むマイクロコンピュータ・システムにおけ
るその使用法に関する背景情報は、インテルのｒ８０３
８（３入門（Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔ。
ｔｈｅ ８０３８６） Ｊ （１９８ｔ３年４月）、
及び「８０３８６ハードウエア解説書（８０３８６１（
ａｒｄｗａｒｅＲｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ）
Ｊ （１，９８６年）に記載されている。８２３８５
の特性及び動作性能は、インテル社のｒ８２３８５高性
能３２ビット・キャッシュ制御装置（８２３８５１１ｉ
ｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ３２−ＢｉｔＣａｃｈ
ｅ Ｃｏｎｔｒｏｌｌｅｒ） Ｊ （１９，８’ ７
年）に記載されている。
及び「８０３８６ハードウエア解説書（８０３８６１（
ａｒｄｗａｒｅＲｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ）
Ｊ （１，９８６年）に記載されている。８２３８５
の特性及び動作性能は、インテル社のｒ８２３８５高性
能３２ビット・キャッシュ制御装置（８２３８５１１ｉ
ｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ３２−ＢｉｔＣａｃｈ
ｅ Ｃｏｎｔｒｏｌｌｅｒ） Ｊ （１９，８’ ７
年）に記載されている。
複数の潜在的なユーザ間で資源を分配するための装置は
、特願昭８２−３２７５８３号、特願昭ｆ３３−２２１
７７号及び１９８７年９月３０日に出願された米国特許
出願通し番号第１．０２ Ｅ３９０号に記載されている
。それらの出願は、単一バス・マイクロコンピュータ・
システム中の複数の装置間での、コンピュータ・バス・
サブシステムやメモリへのアクセスなどの資源の分配を
記載している。こうした資源の分配は、一般にアービト
レーションと呼ばれている。上記出願に記載されたアー
ビトレーション装置は、複数の潜在ユーザの１人に共通
資源を割り振るために中央監視機構による分散アービト
レーションを使用している。しかし、スーパバイザすな
わち監視機構はＣＰＵによって制御されているので、Ｃ
ＰＵかアクセスを必要とする場合、ＣＰＵはそれ自体が
必要に応じて共通資源へのアクセスを受は取れるように
監視機構を制御することができる。
、特願昭８２−３２７５８３号、特願昭ｆ３３−２２１
７７号及び１９８７年９月３０日に出願された米国特許
出願通し番号第１．０２ Ｅ３９０号に記載されている
。それらの出願は、単一バス・マイクロコンピュータ・
システム中の複数の装置間での、コンピュータ・バス・
サブシステムやメモリへのアクセスなどの資源の分配を
記載している。こうした資源の分配は、一般にアービト
レーションと呼ばれている。上記出願に記載されたアー
ビトレーション装置は、複数の潜在ユーザの１人に共通
資源を割り振るために中央監視機構による分散アービト
レーションを使用している。しかし、スーパバイザすな
わち監視機構はＣＰＵによって制御されているので、Ｃ
ＰＵかアクセスを必要とする場合、ＣＰＵはそれ自体が
必要に応じて共通資源へのアクセスを受は取れるように
監視機構を制御することができる。
キャッンユ・サブシステムを含むマイクロコンピュータ
は、アーキテクチャ面で、キャッシュ・サブシステムの
ないマイクロコンピュータ・システムとはかなり異なっ
ている。キャッシュ・サブシステムヲ含ムマイクロプロ
セッサ・システムは、２重バス装置として動作する。具
体的には、キャッシュ・サブシステムを含むマイクロコ
ンピュータ・システムでは、ＣＰＵ１キヤツシユ・メモ
リ及びキャッシュ制御装置を相互接続する第１のバス（
ＣＰｔＪローカル・バスと称する）がある。他の装置は
別のバス（システム・バス）に接続される。
は、アーキテクチャ面で、キャッシュ・サブシステムの
ないマイクロコンピュータ・システムとはかなり異なっ
ている。キャッシュ・サブシステムヲ含ムマイクロプロ
セッサ・システムは、２重バス装置として動作する。具
体的には、キャッシュ・サブシステムを含むマイクロコ
ンピュータ・システムでは、ＣＰＵ１キヤツシユ・メモ
リ及びキャッシュ制御装置を相互接続する第１のバス（
ＣＰｔＪローカル・バスと称する）がある。他の装置は
別のバス（システム・バス）に接続される。
こうした他の装置としては、主記憶装置、入出力装置及
び補助装置などがある。前述の装置に加えて、システム
・バスにはキャッシュ制御装置も接続されている。
び補助装置などがある。前述の装置に加えて、システム
・バスにはキャッシュ制御装置も接続されている。
キャッシュ・サブシステムは、一般に、システム・バス
からキャッシュ・サブシステムがない場合に負担しなけ
ればならない大部分のメモリ・アクセスを解放する。す
なわち、ＣＰＵがキャッシュ・メモリから情報を獲得で
きる限り、特定のサイクルで、ＣＰＵはシステム・バス
へのアクセスを必要としない。したがって、同じ時間に
、他の装置が他の動作のためにシステム・バスを使用で
きる。この結果、実際にＣＰＵによって使用されるシス
テム・バス・サイクルが減少すると期待される。通常、
キャッシュ制御装置はシステム・バスとＣＰＵローカル
・バスの両方に接続される。
からキャッシュ・サブシステムがない場合に負担しなけ
ればならない大部分のメモリ・アクセスを解放する。す
なわち、ＣＰＵがキャッシュ・メモリから情報を獲得で
きる限り、特定のサイクルで、ＣＰＵはシステム・バス
へのアクセスを必要としない。したがって、同じ時間に
、他の装置が他の動作のためにシステム・バスを使用で
きる。この結果、実際にＣＰＵによって使用されるシス
テム・バス・サイクルが減少すると期待される。通常、
キャッシュ制御装置はシステム・バスとＣＰＵローカル
・バスの両方に接続される。
キャッシュ制御装置の機能の１つは、単一バス・システ
ムでは、ＣＰＵによって監視されていたアービトレーシ
ョン監視機構を監視することである。
ムでは、ＣＰＵによって監視されていたアービトレーシ
ョン監視機構を監視することである。
現在利用可能な１つのキャッシュ制御装置である８２３
８５は、スレーブ方式で動作する機能がある。８２３８
５かマスタ方式で動作してアービトレーション監視機構
を監視するとき、ＣＰＵがシステム・バス資源を争奪す
るための機構はもはやない。
８５は、スレーブ方式で動作する機能がある。８２３８
５かマスタ方式で動作してアービトレーション監視機構
を監視するとき、ＣＰＵがシステム・バス資源を争奪す
るための機構はもはやない。
Ｃ１発明が解決しようとする問題点
したがって、本発明の目的は、アービトレーション監視
機構を監視するキャッシュ制御装置をもつ複数バス・マ
イクロコンピュータ・システムにおいて、ＣＰＵがアー
ビトレーション機構によって分配されたシステム・バス
資源にアクセスできる機構を提供することにある。
機構を監視するキャッシュ制御装置をもつ複数バス・マ
イクロコンピュータ・システムにおいて、ＣＰＵがアー
ビトレーション機構によって分配されたシステム・バス
資源にアクセスできる機構を提供することにある。
Ｄ１問題点を解決するための手段
前記出願に記載されているアービトレーシぢン監視機構
は、複数の装置から共通に供給されるアービトレーショ
ン要求信号に応答する。アービトレーション監視機構が
１つまたは複数の装置が共通資源を要求したことを認識
すると、導線の状態を変化させることによってアービト
レーションの始めを合図する（ＡＲＰ／ＧＲＡＮＴはす
べての競合装置にアクセスできる）。競合装置が、アー
ビトレーション周期の始めを合図するこの導線の状態の
変化を知ると、それらの装置は、それぞれの優先順位レ
ベルに対応する信号を発生し、これらの信号によりこの
機能専用の複数のアービトレーション導線を駆動する。
は、複数の装置から共通に供給されるアービトレーショ
ン要求信号に応答する。アービトレーション監視機構が
１つまたは複数の装置が共通資源を要求したことを認識
すると、導線の状態を変化させることによってアービト
レーションの始めを合図する（ＡＲＰ／ＧＲＡＮＴはす
べての競合装置にアクセスできる）。競合装置が、アー
ビトレーション周期の始めを合図するこの導線の状態の
変化を知ると、それらの装置は、それぞれの優先順位レ
ベルに対応する信号を発生し、これらの信号によりこの
機能専用の複数のアービトレーション導線を駆動する。
複数の装置とアービトレーション導線の間の接続は、導
線が、アービトレーション導線を駆動する優先順位が最
高の回路の優先順位値をとるように調整されている。し
たがって、各装置は、アービトレーション導線上の優先
順位値とそれ自体の優先順位値を比較することにより、
バスへのアクセスを争奪する優先順位のより高い装置が
あるかどうかを認識できる。所定のアービトレーション
周期の終わりに、ＡＲＢ／ＧＲＡＮＴ導線が状態を変え
る。それによって許可期間が始まり、その期間中に、ア
ービトレーション導線上の優先順位値と同じ優先順位値
をもつ競合装置が、共通資源の制御権を得てバス・サイ
クルを開始する。
線が、アービトレーション導線を駆動する優先順位が最
高の回路の優先順位値をとるように調整されている。し
たがって、各装置は、アービトレーション導線上の優先
順位値とそれ自体の優先順位値を比較することにより、
バスへのアクセスを争奪する優先順位のより高い装置が
あるかどうかを認識できる。所定のアービトレーション
周期の終わりに、ＡＲＢ／ＧＲＡＮＴ導線が状態を変え
る。それによって許可期間が始まり、その期間中に、ア
ービトレーション導線上の優先順位値と同じ優先順位値
をもつ競合装置が、共通資源の制御権を得てバス・サイ
クルを開始する。
さらに、前記出願に記載されているように、システム資
源に対するアクセス権を受は取った装置にそのアクセス
を終了させるために生成される、優先使用信号すなわち
ＰＲＥＥＭＰＴ信号に専用の他の導線がある。すなわち
、システム資源に対するアクセス権を受は取り、その資
源を使用している装置は、優先使用（ｐｒｅｅｍｐｔ
）の表明を認識すると、システム資源の使用を終了さ゛
せる必要がある。このようにして優先使用を許された装
置が共通資源の使用を終了すると、アービトレーション
監視機構は上述のように新しいアービトレーション周期
を開始する。
源に対するアクセス権を受は取った装置にそのアクセス
を終了させるために生成される、優先使用信号すなわち
ＰＲＥＥＭＰＴ信号に専用の他の導線がある。すなわち
、システム資源に対するアクセス権を受は取り、その資
源を使用している装置は、優先使用（ｐｒｅｅｍｐｔ
）の表明を認識すると、システム資源の使用を終了さ゛
せる必要がある。このようにして優先使用を許された装
置が共通資源の使用を終了すると、アービトレーション
監視機構は上述のように新しいアービトレーション周期
を開始する。
キャッシュ・サブシステムを含むマイクロコンピュータ
・システムでは、キャッシュにアクセスする（シたがっ
て、システム・バスへのアクセスを必要としない）ＣＩ
”Ｕサイクルは、最小持続のサイクルまたは待ち状態か
ゼロのサイクルである。
・システムでは、キャッシュにアクセスする（シたがっ
て、システム・バスへのアクセスを必要としない）ＣＩ
”Ｕサイクルは、最小持続のサイクルまたは待ち状態か
ゼロのサイクルである。
ＣＰＵサイクルがこの最小値を超えてるときは、システ
ム・バスをＣＰＵが必要としていることを合図する。す
なわち、最小時間より長いＣＰＵサイクルは、共通資源
であるシステム・バスをＣＰＵが必要としていることを
合図する。
ム・バスをＣＰＵが必要としていることを合図する。す
なわち、最小時間より長いＣＰＵサイクルは、共通資源
であるシステム・バスをＣＰＵが必要としていることを
合図する。
本発明によると、ＣＰＵは、すでに説明したように、ア
ービトレーション機構によってバスへのアクセスを獲得
した装置にアクセスを終了させる、ＰＲＥＥＭＰＴ信号
を発生する手段を備えている。
ービトレーション機構によってバスへのアクセスを獲得
した装置にアクセスを終了させる、ＰＲＥＥＭＰＴ信号
を発生する手段を備えている。
後で説明するように、ＣＰＵによるＰＲＥＥＭＰＴ信号
の生成は、キャッシュ・アドレスに必要なサイクルより
持続時間の長いＣＰＵサイクルを検出することによって
制御される。
の生成は、キャッシュ・アドレスに必要なサイクルより
持続時間の長いＣＰＵサイクルを検出することによって
制御される。
しかし、ＣＰＵによるシステム資源の使用は、できるだ
け長い時間維持できるように調整されている。具体的に
は、アービトレーションによってバスへのアクセスを獲
得した装置は、優先使用を認識してそのバス・アクセス
を順序逆りに終了させたとき、バスの使用終了を合図す
る。アービトレーション監視機構は、この指示に応答し
て新しいアービトレーション周期を生成する。ＣＰＵが
バスの解放を求める゛優先使用信号権を発生した装置で
あった場合、ＣＰＵは、バス・アクセスを競合する他の
装置とは違ってアービトレーション周期の始めに応答す
る。アービトレーション周期の始めに、バスへのアクセ
スを競合する他の装置はそれぞれアービトレーション導
線にその優先順位値を入力する。ＣＰＵはこの処理にま
ったく参加しない。アービトレーション周期か始まると
共に、ＣＰＵは実際にバスの使用を開始する。
け長い時間維持できるように調整されている。具体的に
は、アービトレーションによってバスへのアクセスを獲
得した装置は、優先使用を認識してそのバス・アクセス
を順序逆りに終了させたとき、バスの使用終了を合図す
る。アービトレーション監視機構は、この指示に応答し
て新しいアービトレーション周期を生成する。ＣＰＵが
バスの解放を求める゛優先使用信号権を発生した装置で
あった場合、ＣＰＵは、バス・アクセスを競合する他の
装置とは違ってアービトレーション周期の始めに応答す
る。アービトレーション周期の始めに、バスへのアクセ
スを競合する他の装置はそれぞれアービトレーション導
線にその優先順位値を入力する。ＣＰＵはこの処理にま
ったく参加しない。アービトレーション周期か始まると
共に、ＣＰＵは実際にバスの使用を開始する。
実際に構成された本発明の実施例ては、最小のアービト
レーション周期は３００ナノ秒である。
レーション周期は３００ナノ秒である。
しかし、ゼロ待ち状態バス・サイクルは３００ナノ秒よ
り短い。したがって、ＣＰＵが優先使用を許されるとき
、すなわち、システム・バスへのアクセス権を得るとき
、ＣＰＵはアービトレーション処理と同時にサイクルを
実際に完了することができる。
り短い。したがって、ＣＰＵが優先使用を許されるとき
、すなわち、システム・バスへのアクセス権を得るとき
、ＣＰＵはアービトレーション処理と同時にサイクルを
実際に完了することができる。
したがって、本発明は、以前にはアービトレーション機
構に基づいて分散されていたシステム・バスの優先使用
を許す手段をＣＰＵに付与する。
構に基づいて分散されていたシステム・バスの優先使用
を許す手段をＣＰＵに付与する。
さらに、本発明によれば、ＣＰＵがその優先使用信号に
よってシステム・バスへのアクセス権を獲得すると、Ｃ
ＰＵは、他の装置がバスへのアクセスを争奪する間に完
了できるバス・サイクルを開始することができる。
よってシステム・バスへのアクセス権を獲得すると、Ｃ
ＰＵは、他の装置がバスへのアクセスを争奪する間に完
了できるバス・サイクルを開始することができる。
すなわち、一実施態様では、本発明は次の要件を含む複
数バス・マイクロコンピュータ拳システムを提供する。
数バス・マイクロコンピュータ拳システムを提供する。
ａ）ＣＰＵローカル・バスによって接続されたプロセッ
サとキャッシュ・サブシステム、ｂ）システム・バスに
よって接続されたランダム・アクセス・メモリ、アービ
トレーション監視機構及び他の複数の機能ユニット、 ｃ）前記ＣＰＵローカル・バスと前記システム・バスを
接続する手段、 ｄ）ただし、前記ＣＰＵローカル・バスと前記システム
・バスは、前記他の複数の機能ユニットの少なくともい
くつかによる前記システム・バスへのアクセスのアービ
トレーションに専用の複数の導線を含み、該複数の導線
の１本が優先使用信号を伝える、 ｅ）最小の持続時間を超えるＣＰＵローカル・バス・サ
イクルに応答する入力を備え、優先使用信号の受信に応
答して前記システム・バスへのアクセスの持続時間を制
限するのに前記アクセスをもつ機能ユニットで有効とな
る優先使用信号を生成するために前記ＣＰＵローカル・
バスに接続された出力をもつ、優先使用信号発生燕手段
。
サとキャッシュ・サブシステム、ｂ）システム・バスに
よって接続されたランダム・アクセス・メモリ、アービ
トレーション監視機構及び他の複数の機能ユニット、 ｃ）前記ＣＰＵローカル・バスと前記システム・バスを
接続する手段、 ｄ）ただし、前記ＣＰＵローカル・バスと前記システム
・バスは、前記他の複数の機能ユニットの少なくともい
くつかによる前記システム・バスへのアクセスのアービ
トレーションに専用の複数の導線を含み、該複数の導線
の１本が優先使用信号を伝える、 ｅ）最小の持続時間を超えるＣＰＵローカル・バス・サ
イクルに応答する入力を備え、優先使用信号の受信に応
答して前記システム・バスへのアクセスの持続時間を制
限するのに前記アクセスをもつ機能ユニットで有効とな
る優先使用信号を生成するために前記ＣＰＵローカル・
バスに接続された出力をもつ、優先使用信号発生燕手段
。
Ｅ、実施例
第２図は、本発明が適用できる代表的なマイクロコンピ
ュータ・システムを示す。図のように、マイクロコンピ
ュータ・システム１０は、相互接続されたいくつかの構
成要素を含んでいる。具体的には、システム・ユニット
３０は（通常のビデオ・デイスプレィなどの）モニタ２
０に接続され、それを駆動する。システム・ユニット３
０はキーボード４０やマウス５０などの入力装置にも接
続されている。印刷装置６０などの出力装置もシステム
・ユニット３０に接続することができる。最後に、シス
テム・ユニット３０は、ディスク駆動装置７０なと１つ
または複数のディスク駆動装置を含んでいる。以下で説
明するように、システム・ユニット３０はキーボード４
０やマウス５０などの入力装置及びディスク駆動装置７
０などの入出力装置に応答して、モニタ２０や印刷装置
６０などの出力装置を駆動するための信号を供給する。
ュータ・システムを示す。図のように、マイクロコンピ
ュータ・システム１０は、相互接続されたいくつかの構
成要素を含んでいる。具体的には、システム・ユニット
３０は（通常のビデオ・デイスプレィなどの）モニタ２
０に接続され、それを駆動する。システム・ユニット３
０はキーボード４０やマウス５０などの入力装置にも接
続されている。印刷装置６０などの出力装置もシステム
・ユニット３０に接続することができる。最後に、シス
テム・ユニット３０は、ディスク駆動装置７０なと１つ
または複数のディスク駆動装置を含んでいる。以下で説
明するように、システム・ユニット３０はキーボード４
０やマウス５０などの入力装置及びディスク駆動装置７
０などの入出力装置に応答して、モニタ２０や印刷装置
６０などの出力装置を駆動するための信号を供給する。
もちろん、当業者なら知っているように、他の通常の構
成要素も対話できる形でシステム・ユニッ）３０に接続
できる。本発明によれば、マイクロコンピュータ・シス
テム１０は、（以下で具体的に説明するように）キャッ
シュ・メモリ・サブシステムを含んでおり、プロセッサ
、キャッシュ制御装置及びキャッシュ・メモリを相互接
続するＣＰＵローカル・バスがあり、キャッシュ・メモ
リ自体はバッファを介してシステム・バスに接続されて
いる。システム・バスは、キーボード４０１マウス５０
、ディスク駆動装置７０、モニタ２０１印刷装置６０な
どの入出力装置に接続され、それらと対話する。さらに
、本発明によれば、システム・ユニット３０は、システ
ム・バスト他ノ人出力装置の間を相互接続するためのマ
イクロ・チャンネル（ＴＭ）アーキテクチャを含む第３
のバスも含むことができる。
成要素も対話できる形でシステム・ユニッ）３０に接続
できる。本発明によれば、マイクロコンピュータ・シス
テム１０は、（以下で具体的に説明するように）キャッ
シュ・メモリ・サブシステムを含んでおり、プロセッサ
、キャッシュ制御装置及びキャッシュ・メモリを相互接
続するＣＰＵローカル・バスがあり、キャッシュ・メモ
リ自体はバッファを介してシステム・バスに接続されて
いる。システム・バスは、キーボード４０１マウス５０
、ディスク駆動装置７０、モニタ２０１印刷装置６０な
どの入出力装置に接続され、それらと対話する。さらに
、本発明によれば、システム・ユニット３０は、システ
ム・バスト他ノ人出力装置の間を相互接続するためのマ
イクロ・チャンネル（ＴＭ）アーキテクチャを含む第３
のバスも含むことができる。
第１図は、本発明の１実施例のマイクロコンピュータ・
システムの構成図である。ＣＰＵローカル・バス２３０
（データ線、アドレス線及び制御線を含む）は、（８０
３８６などの）マイクロプロセッサ２２５、（８２３８
５キヤツシユ制御装置を含む）キャッシュ制御装置２６
０及びランダム・アクセス・キャッシュ・メモリ２５５
の接続を行なう。ＣＰＵローカル・バス２３０にはバッ
ファ２４０も接続されている。バッファ２４０はそれ自
体システム・バス２５０に接続され、システム・バス２
５０はやはりアドレス線、データ線及び制御線を含んで
いる。システム・バス２５０は、バッファ２４０七他の
バッファ２５３の間にある。システム・バス２５０は、
バス制御／タイミング装置２６５及びＤＭＡ制御装置３
２５にも接続されている。アービトレーション制御バス
３４０はバス制御／タイミング装置２６５とアービトレ
ーション監視機構３３５を接続する。主記憶装置３５０
も、システム・バス２５０に接続されている。主記憶装
置は、メモリ制御装置３５１、アドレス・マルチプレク
サ３５２及びデータ・バッファ３５３を含んでいる。こ
れらの要素は、第１図に示すようにメモリ構成部３６１
ないし３６４と相互接続されている。
システムの構成図である。ＣＰＵローカル・バス２３０
（データ線、アドレス線及び制御線を含む）は、（８０
３８６などの）マイクロプロセッサ２２５、（８２３８
５キヤツシユ制御装置を含む）キャッシュ制御装置２６
０及びランダム・アクセス・キャッシュ・メモリ２５５
の接続を行なう。ＣＰＵローカル・バス２３０にはバッ
ファ２４０も接続されている。バッファ２４０はそれ自
体システム・バス２５０に接続され、システム・バス２
５０はやはりアドレス線、データ線及び制御線を含んで
いる。システム・バス２５０は、バッファ２４０七他の
バッファ２５３の間にある。システム・バス２５０は、
バス制御／タイミング装置２６５及びＤＭＡ制御装置３
２５にも接続されている。アービトレーション制御バス
３４０はバス制御／タイミング装置２６５とアービトレ
ーション監視機構３３５を接続する。主記憶装置３５０
も、システム・バス２５０に接続されている。主記憶装
置は、メモリ制御装置３５１、アドレス・マルチプレク
サ３５２及びデータ・バッファ３５３を含んでいる。こ
れらの要素は、第１図に示すようにメモリ構成部３６１
ないし３６４と相互接続されている。
別のバッファ２６７が、システム・バス２５０とＩ１０
バス２７０の間に接続されている。工１０バス２７０は
、アドレス線、データ線及び制御線を含んでいる。Ｉ１
０バス２７０に沿って（モニタ２０を駆動するのに使用
される）デイスプレィ・アダプタ２７５、クロック２８
０１追加のランダム・アクセス・メモリ２８５、（逐次
入出力動作に使用される）Ｒ８２３２アダプタ２９０、
（印刷装置６０を駆動するのに使用できる）印刷装置ア
ダプタ２９５、タイマ３００．（ディスク駆動装置７０
と協働する）ディスケット・アダプタ３０５、割込み制
御装置３１０、読取り専用メモリ３１５など、様々な入
出力アダプタやその他の構成装置が接続されている。バ
ッファ２５３は、マイクロ・チャンネル（ＴＭ）ソケッ
トで代表されるマイクロ・チャンネル（ＴＭ）バス３２
０など任意の機能バスとシステム・バス２５０の間のイ
ンターフェースをもたらす。メモリ３３１などの装置を
バス３２０に接続することができる。
バス２７０の間に接続されている。工１０バス２７０は
、アドレス線、データ線及び制御線を含んでいる。Ｉ１
０バス２７０に沿って（モニタ２０を駆動するのに使用
される）デイスプレィ・アダプタ２７５、クロック２８
０１追加のランダム・アクセス・メモリ２８５、（逐次
入出力動作に使用される）Ｒ８２３２アダプタ２９０、
（印刷装置６０を駆動するのに使用できる）印刷装置ア
ダプタ２９５、タイマ３００．（ディスク駆動装置７０
と協働する）ディスケット・アダプタ３０５、割込み制
御装置３１０、読取り専用メモリ３１５など、様々な入
出力アダプタやその他の構成装置が接続されている。バ
ッファ２５３は、マイクロ・チャンネル（ＴＭ）ソケッ
トで代表されるマイクロ・チャンネル（ＴＭ）バス３２
０など任意の機能バスとシステム・バス２５０の間のイ
ンターフェースをもたらす。メモリ３３１などの装置を
バス３２０に接続することができる。
第８図ないし第１１図は、アービトレーション機構を説
明するのに有用である。第８図を参照すると、アービト
レーション監視機構３３５とローカル・アービトレーシ
ョン・ユニッ）３３８（ｔべてのローカル・アービトレ
ーション・ユニットを代表する）が示されている。−慇
に、装置がデータを転送するためにシステム・バス２５
０へのアクセスを必要とするとき、ローカル・アービト
レーション・ユニット３３６は、そのアービトレーショ
ン・ユニットが関係する特定の装置から要求信号を受は
取る。要求信号は、ＰＲＥＥＭＰＴ信号に変換される。
明するのに有用である。第８図を参照すると、アービト
レーション監視機構３３５とローカル・アービトレーシ
ョン・ユニッ）３３８（ｔべてのローカル・アービトレ
ーション・ユニットを代表する）が示されている。−慇
に、装置がデータを転送するためにシステム・バス２５
０へのアクセスを必要とするとき、ローカル・アービト
レーション・ユニット３３６は、そのアービトレーショ
ン・ユニットが関係する特定の装置から要求信号を受は
取る。要求信号は、ＰＲＥＥＭＰＴ信号に変換される。
この信号は、ローカル・アービトレーション・ユニット
によって生成され、アービトレーション・バスの優先使
用線を介してアービトレージョン監視機構３３５及び各
ローカル・アービトレーション・ユニットに送られる。
によって生成され、アービトレーション・バスの優先使
用線を介してアービトレージョン監視機構３３５及び各
ローカル・アービトレーション・ユニットに送られる。
本発明のこの特定の実施例では、各優先便用線はＯＲさ
れるので、どの特定の装置が要求を生成したかは、アー
ビトレーション監視機構３３５にとっては重要でないこ
とに留意されたい。アービトレーション監視機構３３５
は、１つまたは複数のローカル・アービトレーション・
ユニット３３６からの優先使用信号に応答して、当業者
に周知のリフレッシュ制御装置（図示せず）からの）（
ＬＤＡ及び＋リフレッシュ・メモリ信号によって決定さ
れる適切な時間にＡＲＢ／ＧＲＡＮＴ信号を生成する。
れるので、どの特定の装置が要求を生成したかは、アー
ビトレーション監視機構３３５にとっては重要でないこ
とに留意されたい。アービトレーション監視機構３３５
は、１つまたは複数のローカル・アービトレーション・
ユニット３３６からの優先使用信号に応答して、当業者
に周知のリフレッシュ制御装置（図示せず）からの）（
ＬＤＡ及び＋リフレッシュ・メモリ信号によって決定さ
れる適切な時間にＡＲＢ／ＧＲＡＮＴ信号を生成する。
ＨＬＤＡは、単一バス・システムで、アービトレーショ
ン監視機構３３５とＣＰＵの間で交換されたＨＬＤＡと
ＩＲＱ （またはＨＯＬＤ）の対の１つの信号でアル。
ン監視機構３３５とＣＰＵの間で交換されたＨＬＤＡと
ＩＲＱ （またはＨＯＬＤ）の対の１つの信号でアル。
２重バス・システムでは、これらの信号はアービトレー
ション監視機構、：８２３８５の間にある。
ション監視機構、：８２３８５の間にある。
装置のどれかがシステム・バス２５０の使用を求めて争
奪しようとするとき、その装置は、そのｇ置に対応する
ローカル・アービトレーション・ユニット３３６に対す
る要求信号を生成する。ローカル・アービトレーション
・ユニット３３６は、アービトレーション・バスの／Ｐ
ＲＥＥＭＰＴ線上に優先使用信号を生成する。次に、バ
スが利用可能になったことがリフレッシュ制御装置から
の保持信号と＋リフレッンユ信号によって決定された適
切な時に、アービトレーション監視機構３３５は、各ロ
ーカル・アービトレーション・ユニット３３６へのアー
ビトレーション・バス上にＡＲＰ／ＧＲＡＮＴの＋ＡＲ
Ｂ状態を生成する。十ＡＲＢ状態に応答して、システム
・バス２５０へのアクセスを望む各ローカル・アービト
レーション・ユニット３３６は、アービトレーション・
バスの当該の線ＡＲＢＯないしＡＲＢＳ上にその優先順
位レベルをドライブする。次いで、システム・バス２５
０へのアクセスを望むローカル・アービトレーション・
ユニッ１〜は、それぞれその指定された優先順位レベル
をアービトレーション・バス上の優先順位レベルと比較
し、その優先順位レベルがアービトレーション・バス」
二にドライブされたレベルより低い場合にはバスの争奪
からおりる。
奪しようとするとき、その装置は、そのｇ置に対応する
ローカル・アービトレーション・ユニット３３６に対す
る要求信号を生成する。ローカル・アービトレーション
・ユニット３３６は、アービトレーション・バスの／Ｐ
ＲＥＥＭＰＴ線上に優先使用信号を生成する。次に、バ
スが利用可能になったことがリフレッシュ制御装置から
の保持信号と＋リフレッンユ信号によって決定された適
切な時に、アービトレーション監視機構３３５は、各ロ
ーカル・アービトレーション・ユニット３３６へのアー
ビトレーション・バス上にＡＲＰ／ＧＲＡＮＴの＋ＡＲ
Ｂ状態を生成する。十ＡＲＢ状態に応答して、システム
・バス２５０へのアクセスを望む各ローカル・アービト
レーション・ユニット３３６は、アービトレーション・
バスの当該の線ＡＲＢＯないしＡＲＢＳ上にその優先順
位レベルをドライブする。次いで、システム・バス２５
０へのアクセスを望むローカル・アービトレーション・
ユニッ１〜は、それぞれその指定された優先順位レベル
をアービトレーション・バス上の優先順位レベルと比較
し、その優先順位レベルがアービトレーション・バス」
二にドライブされたレベルより低い場合にはバスの争奪
からおりる。
すなわち、アービトレーション・サイクルの終わりに、
ローカル・アービトレーション・ユニットのうちそのア
ービトレーション・サイクル中で最高の優先順位レベル
をもつ１つのユニットだけがバスを争奪する状態にとど
まり、したがってＡＲＢＺＧＲＡＮＴ線を介してアービ
トレーション監視機構３３５からＧＲＡＮＴ状態を受は
取ったとき、バスの制御権を得る。
ローカル・アービトレーション・ユニットのうちそのア
ービトレーション・サイクル中で最高の優先順位レベル
をもつ１つのユニットだけがバスを争奪する状態にとど
まり、したがってＡＲＢＺＧＲＡＮＴ線を介してアービ
トレーション監視機構３３５からＧＲＡＮＴ状態を受は
取ったとき、バスの制御権を得る。
次に第９図及び第１０図を参照すると、アービトレーシ
ョン監視機構３３５のより詳しい回路が示されている。
ョン監視機構３３５のより詳しい回路が示されている。
アービトレーション監視機構３３５は、カウンタ３１な
いし３４、ＯＲゲート３５、ＯＲゲート３６、ＮＡＮＤ
ゲート３７、インバータ３８及びＯＲゲート３９を含む
修正ジョンソン・リング・タイミング・チェーンを含ん
でいる。ＣＰＵ２２５がバスを「所有」しているがそれ
を使用しない遊休状態からバスが出発すると仮定して、
以下で第１１図のタイミング図に関連して回路動作を説
明する。上記の状態では’ｔ ＡＲＢ／ＧＲＡＮＴは活
動状態て低レベルにあり、アービトレーンヨン優先順位
レベルＡＲＢＯないしＡＲＢ３がすべて１の値をもつ。
いし３４、ＯＲゲート３５、ＯＲゲート３６、ＮＡＮＤ
ゲート３７、インバータ３８及びＯＲゲート３９を含む
修正ジョンソン・リング・タイミング・チェーンを含ん
でいる。ＣＰＵ２２５がバスを「所有」しているがそれ
を使用しない遊休状態からバスが出発すると仮定して、
以下で第１１図のタイミング図に関連して回路動作を説
明する。上記の状態では’ｔ ＡＲＢ／ＧＲＡＮＴは活
動状態て低レベルにあり、アービトレーンヨン優先順位
レベルＡＲＢＯないしＡＲＢ３がすべて１の値をもつ。
修正ジョンソン・リング・タイミング・チェーンは、Ｏ
Ｒゲート３６とＮＡＮＤゲート３７を介して＋ＨＬ Ｄ
Ａ信号によりリセットされた状態に保持される。その
装置がバスへのアクセスを必要とするとき、／ＰＲＥＥ
ＭＰＴ信号が活動化される。第１０図に示すように、／
ＰＲＥＥＭＰＴ信号が活動状態になった結果、ゲートの
出力が正になり、プロセッサ保持要求（＋ＰＲＯＣＩＲ
Ｑ）信号を表わす。ＣＰＵ２２５が他の装置によるバス
転送に干渉しないように、＋ＡＲＢＯないし＋ＡＲＢ３
信号と＋ＧＲＡＮＴ信号は、第１０図のＯＲゲートに入
力される。
Ｒゲート３６とＮＡＮＤゲート３７を介して＋ＨＬ Ｄ
Ａ信号によりリセットされた状態に保持される。その
装置がバスへのアクセスを必要とするとき、／ＰＲＥＥ
ＭＰＴ信号が活動化される。第１０図に示すように、／
ＰＲＥＥＭＰＴ信号が活動状態になった結果、ゲートの
出力が正になり、プロセッサ保持要求（＋ＰＲＯＣＩＲ
Ｑ）信号を表わす。ＣＰＵ２２５が他の装置によるバス
転送に干渉しないように、＋ＡＲＢＯないし＋ＡＲＢ３
信号と＋ＧＲＡＮＴ信号は、第１０図のＯＲゲートに入
力される。
＋Ｐ ＲＯＣＩ ＲＱ信号は＋ＨＬＤＡ信号を非活動化
し、十ＨＬＤＡは（ＯＲゲート３６から出力された）リ
セット信号を、カウンタ３１ないし３４から除去させる
。第１１図に示すように、＋ＨＬＤＡが上記のカウンタ
（ＣＮＴＲ）３１ないし３４からリセット信号を除去す
るには、入力−５Ｏ１−８１、−ＣＭＤ及び−ＢＵＲ８
Ｔが非活動状態にならなければならないことを了解され
たい。−８Ｏ信号は、書込みサイクルを表わし、Ｓ１信
号は読取りサイクルを表わす。−ＣＭＤ信号は、−８Ｏ
または−８１から特定の時間後に現バス・マスクによっ
て生成される。−ＣＭＤは、読取りサイクル中には読取
りデータをバスに入力するようにスレーブ装置に命令し
、書込みサイクル中には書込みデータの妥当性検査のた
めに活動化される。
し、十ＨＬＤＡは（ＯＲゲート３６から出力された）リ
セット信号を、カウンタ３１ないし３４から除去させる
。第１１図に示すように、＋ＨＬＤＡが上記のカウンタ
（ＣＮＴＲ）３１ないし３４からリセット信号を除去す
るには、入力−５Ｏ１−８１、−ＣＭＤ及び−ＢＵＲ８
Ｔが非活動状態にならなければならないことを了解され
たい。−８Ｏ信号は、書込みサイクルを表わし、Ｓ１信
号は読取りサイクルを表わす。−ＣＭＤ信号は、−８Ｏ
または−８１から特定の時間後に現バス・マスクによっ
て生成される。−ＣＭＤは、読取りサイクル中には読取
りデータをバスに入力するようにスレーブ装置に命令し
、書込みサイクル中には書込みデータの妥当性検査のた
めに活動化される。
次の（２０ＭＨｚ）クロック・パルスで、＋ＨＬＤＡが
非活動化された後、カウンタ３１の出力がセットされて
、アービトレーション・タイミング周期を示すＯＲゲー
ト３９の出力を高レベル（＋ＡＲＰ）にする。ＯＲゲー
ト３９の出力は、カウンタ３４の出力が高レベルになっ
た後カウンタ３３の出７カが低レベルになるまで、高レ
ベルに留まる。これによって、ＡＲＢ／ＧＲＡＮＴ信号
の３００ナノ秒タイミング・パルスが確立される。
非活動化された後、カウンタ３１の出力がセットされて
、アービトレーション・タイミング周期を示すＯＲゲー
ト３９の出力を高レベル（＋ＡＲＰ）にする。ＯＲゲー
ト３９の出力は、カウンタ３４の出力が高レベルになっ
た後カウンタ３３の出７カが低レベルになるまで、高レ
ベルに留まる。これによって、ＡＲＢ／ＧＲＡＮＴ信号
の３００ナノ秒タイミング・パルスが確立される。
カウンタ３４からの出力は、−８Ｏまたは−８１を活動
化することによって装置がバス・サイクルを開始するま
でセットされたままとなる。次いで、その出力がリセッ
トされ、カウンタ３１ないし３４は、現バス・サイクル
の終わりに再びタイミングを開始する準備ができる。バ
ス・サービスを要求する装置がない場合、バスは遊休状
態に戻り、制御権はプロセッサに戻る。ＨＬＤＡは再び
活動化され、バスはプロセッサ動作に利用できる状態に
なる。
化することによって装置がバス・サイクルを開始するま
でセットされたままとなる。次いで、その出力がリセッ
トされ、カウンタ３１ないし３４は、現バス・サイクル
の終わりに再びタイミングを開始する準備ができる。バ
ス・サービスを要求する装置がない場合、バスは遊休状
態に戻り、制御権はプロセッサに戻る。ＨＬＤＡは再び
活動化され、バスはプロセッサ動作に利用できる状態に
なる。
第３図は、マイクロプロセッサ２２５などの８０３８６
ＣＰＵとアービトレーション監視機構３３５の間の相互
接続を示す。アービトレーション監視機構３３５の右側
に供給される入出力信号については、前記出願に記載さ
れている。具体的には、出力信号ＡＲＰ／ＧＲＡＮＴは
、アービトレーション機構がアービトレーション状態（
その間に、システム資源へのアクセスを争奪する装置が
アービトレーション導線にその優先順位レベルを入力で
きる）にあるか、それとも許可段階（その間に、共通資
源へのアクセス権を獲得した装置がアクセスを争奪して
いた他の装置を排除してその資源を利用できる）にある
かを規定する信号である。アービトレーション監視機構
３３５への他の入力信号は、すでに説明したＰＲＥＥＭ
ＰＴ信号である。
ＣＰＵとアービトレーション監視機構３３５の間の相互
接続を示す。アービトレーション監視機構３３５の右側
に供給される入出力信号については、前記出願に記載さ
れている。具体的には、出力信号ＡＲＰ／ＧＲＡＮＴは
、アービトレーション機構がアービトレーション状態（
その間に、システム資源へのアクセスを争奪する装置が
アービトレーション導線にその優先順位レベルを入力で
きる）にあるか、それとも許可段階（その間に、共通資
源へのアクセス権を獲得した装置がアクセスを争奪して
いた他の装置を排除してその資源を利用できる）にある
かを規定する信号である。アービトレーション監視機構
３３５への他の入力信号は、すでに説明したＰＲＥＥＭ
ＰＴ信号である。
最後に、ＡＲＢ ［０−３１によって表わされるアービ
トレーション監視機構３３５への入力線はアービトレー
ション導線であり、それらは、アービトレーション段階
の間、それ自体の優先順位レベルでアクセスを争奪する
装置によってドライブされる。アービトレーション監視
機構３３５の左側の入出力接続は、代表的な単一バス・
マイクロコンピュータ・システムにおける、８０３８６
との相互接続を示している。信号）（ＬＤＡと）（ＲＱ
（シばしばＨＯＬＤとも呼ばれる）は、アービトレー
ション監視機構３３５が８０３８８ （ＩＲＱ）を排除
してシステム資源へのアクセスを要求するためのハンド
シェーキング機構である。８０３８ｆ３が肯定応答ＣＩ
（ＬＤＡ）すると、アービトレーション監視機構３３５
は資源へのアクセス権を分配することかできる。単一バ
ス・マイクロコンピュータ・システムでは、ＣＰＵはそ
れ自体のために優先使用することができない。そのため
、ＣＰＵが、バーストできる装置によって共通資源から
締め出されるという望ましくない可能性が増大する。
トレーション監視機構３３５への入力線はアービトレー
ション導線であり、それらは、アービトレーション段階
の間、それ自体の優先順位レベルでアクセスを争奪する
装置によってドライブされる。アービトレーション監視
機構３３５の左側の入出力接続は、代表的な単一バス・
マイクロコンピュータ・システムにおける、８０３８６
との相互接続を示している。信号）（ＬＤＡと）（ＲＱ
（シばしばＨＯＬＤとも呼ばれる）は、アービトレー
ション監視機構３３５が８０３８８ （ＩＲＱ）を排除
してシステム資源へのアクセスを要求するためのハンド
シェーキング機構である。８０３８ｆ３が肯定応答ＣＩ
（ＬＤＡ）すると、アービトレーション監視機構３３５
は資源へのアクセス権を分配することかできる。単一バ
ス・マイクロコンピュータ・システムでは、ＣＰＵはそ
れ自体のために優先使用することができない。そのため
、ＣＰＵが、バーストできる装置によって共通資源から
締め出されるという望ましくない可能性が増大する。
第４図は、８０３８６ＣＰＵと８２３８５キヤツシユ制
御装置を使用する２重バス・マイクロコンピュータ・シ
ステムにおける、選択された相互接続を示す構成図であ
る。第４図のアービトレーション監視機構３３５の右側
の入出力接続は第３図の接続と同してあり、再度説明し
ない。第４図で重要な点は、この場合は８２３８５キヤ
ツシユ制御装置がＨＲＱとＨＬＤＡ信号を授受するので
、アービトレーション監視機構３３５の監視が、キャッ
シュ制御装置によって実施されることである。他の装置
がない場合は、８０３８６ＣＰＵが共通資源の使用を凍
結されることがある。本発明はそのような他の機構を提
供し、かなりの程度、共通資源にアクセスする他の装置
に影響を与えずに、提供を行なう。
御装置を使用する２重バス・マイクロコンピュータ・シ
ステムにおける、選択された相互接続を示す構成図であ
る。第４図のアービトレーション監視機構３３５の右側
の入出力接続は第３図の接続と同してあり、再度説明し
ない。第４図で重要な点は、この場合は８２３８５キヤ
ツシユ制御装置がＨＲＱとＨＬＤＡ信号を授受するので
、アービトレーション監視機構３３５の監視が、キャッ
シュ制御装置によって実施されることである。他の装置
がない場合は、８０３８６ＣＰＵが共通資源の使用を凍
結されることがある。本発明はそのような他の機構を提
供し、かなりの程度、共通資源にアクセスする他の装置
に影響を与えずに、提供を行なう。
第５図と第６図は、信号ＣＰＲＥＥＭＰＴとその先行信
号ＣＰＵＲＥ、Ｑが生成される方法を示す。
号ＣＰＵＲＥ、Ｑが生成される方法を示す。
まず第６図を参照すると、この論理回路はキャッシュ制
御装置２６０の一部と見なすことができる。
御装置２６０の一部と見なすことができる。
この論理回路は、バッファ２４０の制御部分への制御信
号入力と見なすことのできる信号ＣＰＵＲＥＱを生成す
るために設けられている。制御信号ＣＰＵＲＥＱは、／
ＢＵＳＣＹＣ３８６、ＲＥＡＤＹＩ、ＣＬＫ、ＲＥＳＥ
Ｔ及び／ Ｃ／Ｍ／ Ｉ Ｏ＆Ａ３１）を含めて左側に
示した入力から生成される。最後の信号はコプロセッサ
に対する復号アドレスである。信号ＢＵＳＣＹＣ３８６
、ＲＥＡＤＹＩ及び／ （／Ｍ／ＩＯ＆Ａ３１）は、た
とえば、フリップ・フロップ６０１が（そのＤ入力端の
高入力によって）セットされたとき、その出力が高レベ
ルでＣＰＵＲＥＱ信号が低レベル（活動状態）になるよ
うな活動低レベル信号である。
号入力と見なすことのできる信号ＣＰＵＲＥＱを生成す
るために設けられている。制御信号ＣＰＵＲＥＱは、／
ＢＵＳＣＹＣ３８６、ＲＥＡＤＹＩ、ＣＬＫ、ＲＥＳＥ
Ｔ及び／ Ｃ／Ｍ／ Ｉ Ｏ＆Ａ３１）を含めて左側に
示した入力から生成される。最後の信号はコプロセッサ
に対する復号アドレスである。信号ＢＵＳＣＹＣ３８６
、ＲＥＡＤＹＩ及び／ （／Ｍ／ＩＯ＆Ａ３１）は、た
とえば、フリップ・フロップ６０１が（そのＤ入力端の
高入力によって）セットされたとき、その出力が高レベ
ルでＣＰＵＲＥＱ信号が低レベル（活動状態）になるよ
うな活動低レベル信号である。
フリップ・フロップ６０１の他に、第６図の論理回路は
、ＯＲゲート６０２．３つのＡＮＤゲート６０３ないし
６０５及びインバータ６０６ないし６０８を含んでいる
。
、ＯＲゲート６０２．３つのＡＮＤゲート６０３ないし
６０５及びインバータ６０６ないし６０８を含んでいる
。
実質的に、ＡＮＤゲート６０３への入力は、ゼロ待ち状
態を超えて延びるがコプロセッサに専用のサイクルでは
ない、８０３８６サイクルを検出する。この条件か検出
されると、フリップ・フロップ６０１がセットされ、そ
の条件が終了したとき、クロック時間ＣＬＫ２にしかり
セットできなくなる。ゲート６０４と６０５は、ＣＬＫ
が高レベルにありＲＥＡＤＹＩが（活動）低レベルにあ
るときフリップ・フロップ６０１をリセットするために
設けられている。この状態か発生するのはＣＰＵバス・
サイクルが完了したときである。
態を超えて延びるがコプロセッサに専用のサイクルでは
ない、８０３８６サイクルを検出する。この条件か検出
されると、フリップ・フロップ６０１がセットされ、そ
の条件が終了したとき、クロック時間ＣＬＫ２にしかり
セットできなくなる。ゲート６０４と６０５は、ＣＬＫ
が高レベルにありＲＥＡＤＹＩが（活動）低レベルにあ
るときフリップ・フロップ６０１をリセットするために
設けられている。この状態か発生するのはＣＰＵバス・
サイクルが完了したときである。
ゼロ待ち状態を超えて延びる（かつコプロセッサ専用サ
イクルでない）ＣＰＵローカル・バス・サイクルとは、
システム・バスへのアクセスを必要とするサイクルであ
る。したがって、こうした状況のもとてＣＰＵＲＥＱが
活動状態になる、すなわち、低レベルになる。この信号
の効果を第５図に示す。
イクルでない）ＣＰＵローカル・バス・サイクルとは、
システム・バスへのアクセスを必要とするサイクルであ
る。したがって、こうした状況のもとてＣＰＵＲＥＱが
活動状態になる、すなわち、低レベルになる。この信号
の効果を第５図に示す。
第５図は、システム・バス２５０に付随する論理回路を
示す。第５図に示すように、バッファ２４０の制御部分
は（第６図に示した同じ信号によってドライブされる）
出力線ＣＰＵＲＥＱをもつ。
示す。第５図に示すように、バッファ２４０の制御部分
は（第６図に示した同じ信号によってドライブされる）
出力線ＣＰＵＲＥＱをもつ。
ＣＰＵＲＥＱは、ゲート５０１への入力であり、ゲート
５０１の出力／ＣＰＲＥＥＭＰＴは実際に８０３８６に
よって生成されるＰＲＥＥＭＰＴ信号である。第５図を
見るとわかるように、信号／ＣＰＲＥＥＭＰＴは、アー
ビトレーション監視機構３３５への入力線の１つである
優先使用導線に供給される（第３図または第４図参照）
。信号／ＣＰＲＥＥＭＰＴはゲート５０１ないし５０３
を含めて第５図に示した論理回路によって生成される。
５０１の出力／ＣＰＲＥＥＭＰＴは実際に８０３８６に
よって生成されるＰＲＥＥＭＰＴ信号である。第５図を
見るとわかるように、信号／ＣＰＲＥＥＭＰＴは、アー
ビトレーション監視機構３３５への入力線の１つである
優先使用導線に供給される（第３図または第４図参照）
。信号／ＣＰＲＥＥＭＰＴはゲート５０１ないし５０３
を含めて第５図に示した論理回路によって生成される。
ゲート５０１への第２の入力はゲート５０３の出力であ
り、その入力の１つはＡＲＢ／ＧＲＡＮＴ信号（アービ
トレーション監視機構３３５の出力と同じ）である。も
う１つの入力はＥＮＣＰＵＰＲＥＥＭＰＴである。後者
は８０３８６の出力である。非活動状態のとき、この信
号は／ＣＰＲＥＥＭＰＴが活動状態になるのを妨げる。
り、その入力の１つはＡＲＢ／ＧＲＡＮＴ信号（アービ
トレーション監視機構３３５の出力と同じ）である。も
う１つの入力はＥＮＣＰＵＰＲＥＥＭＰＴである。後者
は８０３８６の出力である。非活動状態のとき、この信
号は／ＣＰＲＥＥＭＰＴが活動状態になるのを妨げる。
すなわちＥＮＣＰＵＰＲＥＥＭＰＴは非活動状態のとき
、８０３８Ｂは優先使用できない。ＥＮＣ：ＰＵＰＲＥ
ＥＭＰＴは、他のシステム装置またはソフトウェアある
いはその両方の要件に応じて、ユーザ設定可能スイッチ
またはソフトウェア・スイッチによって制御される。通
常の状況のもとでは、ＥＮＣＰＵＰＲＥＥＭＰＴは活動
状態であり、したがって、８０３８６は優先使用ができ
る。ＡＲＢ／ＧＲＡＮＴが、アービトレーション処理が
許可段階にあること（ＥＮＣＰＵＰＲＥＥＭＰＴが活動
状態にある）を示すとき、ゲート５０３の出力が活動状
態になる。ゲート５０３の活動出力は活動ＣＰＵＲＥＱ
とあいまって、活動／ＣＰＲＥＥＭＰＴの生成を可能に
する。ゲート５０３はアービトレーション段階の間に活
動／ＣＰＲＥＥＭＰＴの生成を妨げ、アービトレーショ
ン処理の許可段階の間だけ活動／ＣＰＲＥＥＭＰＴを使
用可能にする。ゲート５０２は、アービトレーション導
線の状態を監視するために使用され、すべての導線が高
レベル（活動状態）で、他の装置がバスに対してアービ
トレーションを行なっていない、すなわちＣＰＵか共通
資源を所有していることを示す場合、活動／ＣＰＲＥＥ
ＭＰＴの生成を妨げる。
、８０３８Ｂは優先使用できない。ＥＮＣ：ＰＵＰＲＥ
ＥＭＰＴは、他のシステム装置またはソフトウェアある
いはその両方の要件に応じて、ユーザ設定可能スイッチ
またはソフトウェア・スイッチによって制御される。通
常の状況のもとでは、ＥＮＣＰＵＰＲＥＥＭＰＴは活動
状態であり、したがって、８０３８６は優先使用ができ
る。ＡＲＢ／ＧＲＡＮＴが、アービトレーション処理が
許可段階にあること（ＥＮＣＰＵＰＲＥＥＭＰＴが活動
状態にある）を示すとき、ゲート５０３の出力が活動状
態になる。ゲート５０３の活動出力は活動ＣＰＵＲＥＱ
とあいまって、活動／ＣＰＲＥＥＭＰＴの生成を可能に
する。ゲート５０３はアービトレーション段階の間に活
動／ＣＰＲＥＥＭＰＴの生成を妨げ、アービトレーショ
ン処理の許可段階の間だけ活動／ＣＰＲＥＥＭＰＴを使
用可能にする。ゲート５０２は、アービトレーション導
線の状態を監視するために使用され、すべての導線が高
レベル（活動状態）で、他の装置がバスに対してアービ
トレーションを行なっていない、すなわちＣＰＵか共通
資源を所有していることを示す場合、活動／ＣＰＲＥＥ
ＭＰＴの生成を妨げる。
したがって、第５図と第６図に示す論理回路によって、
コプロセッサ専用でなく最小の持続時間（ゼロ待ち時間
）を超えて延びるＣＰＵローカル・バスのサイクルの間
、アービトレーション機構がその許可段階にある場合、
ＣＰＵは優先使用する。
コプロセッサ専用でなく最小の持続時間（ゼロ待ち時間
）を超えて延びるＣＰＵローカル・バスのサイクルの間
、アービトレーション機構がその許可段階にある場合、
ＣＰＵは優先使用する。
この優先使用の効果については、後で第７八図ないし第
７Ｅ図に関連して説明する。
７Ｅ図に関連して説明する。
第７八図ないし第７Ｅ図は、前記の特願昭６３２２１７
７号の第４図と類似しており、以下のことを示す。
７号の第４図と類似しており、以下のことを示す。
１）バースト装置がシステム・バスを使用すること（ａ
−ｄ）、 ２）ＰＲＥＥＭＰＴ信号を使って通常の装置がその装置
を優先使用すること（ｂ−ｈ）、３）／ＣＰＲＥＥＭＰ
Ｔ信号を使ってＣＰＵがバスを獲得すること（ｋ−ｏ）
、 ４）ＣＰＵがバスを使用するのと同時に、他の装置によ
るバスの使用についてアービトレーションを行なうこと
（ｍ）。
−ｄ）、 ２）ＰＲＥＥＭＰＴ信号を使って通常の装置がその装置
を優先使用すること（ｂ−ｈ）、３）／ＣＰＲＥＥＭＰ
Ｔ信号を使ってＣＰＵがバスを獲得すること（ｋ−ｏ）
、 ４）ＣＰＵがバスを使用するのと同時に、他の装置によ
るバスの使用についてアービトレーションを行なうこと
（ｍ）。
具体的には、例として、第７Ｄ図の（ａ）に示すように
バースト方式の装置がシステム・バスの制御権を獲得し
たと仮定する。システム・バスに沿った他の装置がＰＲ
ＥＥＭＰＴを表明すると（ｂ）、現在制御下にあるバー
スト装置は第７Ｃ図の（Ｃ）に示すようにその現在の転
送を完了する。現在の転送が完了すると、システム・バ
スの制御権を放棄するバースト装置は、第７図りの（ｄ
）に示すようにバースト線からそのバースト信号を除去
する。このバースト装置は、次のアービトレーション・
サイクルには参加しない。次いでアービトレーション監
視機構３３５が、ＡＲＢ／ＧＲＡＮＴをＡＲＢ状態（第
７Ａ図の（ｅ））にする。この同じ遷移は、別のアービ
トレーション・サイクルの始めを表わし、システム・バ
スのアービトレーションが第７Ｂ図の（ｆ）で始まる。
バースト方式の装置がシステム・バスの制御権を獲得し
たと仮定する。システム・バスに沿った他の装置がＰＲ
ＥＥＭＰＴを表明すると（ｂ）、現在制御下にあるバー
スト装置は第７Ｃ図の（Ｃ）に示すようにその現在の転
送を完了する。現在の転送が完了すると、システム・バ
スの制御権を放棄するバースト装置は、第７図りの（ｄ
）に示すようにバースト線からそのバースト信号を除去
する。このバースト装置は、次のアービトレーション・
サイクルには参加しない。次いでアービトレーション監
視機構３３５が、ＡＲＢ／ＧＲＡＮＴをＡＲＢ状態（第
７Ａ図の（ｅ））にする。この同じ遷移は、別のアービ
トレーション・サイクルの始めを表わし、システム・バ
スのアービトレーションが第７Ｂ図の（ｆ）で始まる。
ＡＲＢ／ＧＲＡＮＴ信号が低レベルになった後、第７Ａ
図の（ｇ）に示すように、システム・バスの制御権が新
しい装置に与えられる。システム・バスの制御権を獲得
した新しい装置は、第７Ｅ図の（ｈ）に示すように、許
可信号に応答してそのＰＲＥＥＭＰＴ信号を除去する。
図の（ｇ）に示すように、システム・バスの制御権が新
しい装置に与えられる。システム・バスの制御権を獲得
した新しい装置は、第７Ｅ図の（ｈ）に示すように、許
可信号に応答してそのＰＲＥＥＭＰＴ信号を除去する。
少し経ってから、第７Ａ図ないし第７Ｅ図の例てＣＰＵ
ローカル・バス２３０に反映された条件に基づいて、Ｃ
ＰＵは、ＰＲＥＥＭＰＴ （第７Ｅ図の（ｋ））中に反
映された／ＣＰＲＥＥＭＰＴを表明する。すでに説明し
たが、その結果、第７Ａ図の（１）に示すように新しい
アービトレーション・サイクルが始まる。第７Ａ図に示
すように、アービトレーション・サイクルは（１−ｏ）
から延びる。このアービトレーション・サイクルの間、
ＣＰＵは実際にシステム・バスを利用する。そのサイク
ルの始めには、ＣＰＵはそのＰＲＥＥＭＰＴ信号（第７
Ｅ図の（ｎ））の表明を解除する。
ローカル・バス２３０に反映された条件に基づいて、Ｃ
ＰＵは、ＰＲＥＥＭＰＴ （第７Ｅ図の（ｋ））中に反
映された／ＣＰＲＥＥＭＰＴを表明する。すでに説明し
たが、その結果、第７Ａ図の（１）に示すように新しい
アービトレーション・サイクルが始まる。第７Ａ図に示
すように、アービトレーション・サイクルは（１−ｏ）
から延びる。このアービトレーション・サイクルの間、
ＣＰＵは実際にシステム・バスを利用する。そのサイク
ルの始めには、ＣＰＵはそのＰＲＥＥＭＰＴ信号（第７
Ｅ図の（ｎ））の表明を解除する。
ＣＰＵがシステム・バスを使用中、システム・バスへの
アクセスを争奪する他の装置は、第７Ｂ図の（ｍ）で始
まるその資源のアービトレーションを行なう。ＣＰＵサ
イクルの終わりに、ＣＰＵがシステム・バスの使用を終
了したとき（０）新しいアービトレーションか完了し、
その後すぐに、他の装置（システム・バスへのアクセス
を争奪している装置がある場合）が第７Ａ図の（０）で
始まる期間、その資源を利用することができる。
アクセスを争奪する他の装置は、第７Ｂ図の（ｍ）で始
まるその資源のアービトレーションを行なう。ＣＰＵサ
イクルの終わりに、ＣＰＵがシステム・バスの使用を終
了したとき（０）新しいアービトレーションか完了し、
その後すぐに、他の装置（システム・バスへのアクセス
を争奪している装置がある場合）が第７Ａ図の（０）で
始まる期間、その資源を利用することができる。
／ＣＰＲＥＥＭＰＴ信号は、ｃＰＵバス・サイクルが所
定の持続時間を超えて（たとえば、ゼロ待ち状態を超え
て）延びるときだけ活動状態にある。アービトレーショ
ン段階（ＡＲＢ／ＧＲＡＮＴが高レベル）の間、ＣＰＵ
キャッシュ制御装置２６０は、監視機構３３５がＨＲ’
Ｑを低レベルにすることによって保持状態から解放され
、１つまたは複数のサイクルを走行させることができる
ようになる。
定の持続時間を超えて（たとえば、ゼロ待ち状態を超え
て）延びるときだけ活動状態にある。アービトレーショ
ン段階（ＡＲＢ／ＧＲＡＮＴが高レベル）の間、ＣＰＵ
キャッシュ制御装置２６０は、監視機構３３５がＨＲ’
Ｑを低レベルにすることによって保持状態から解放され
、１つまたは複数のサイクルを走行させることができる
ようになる。
優先使用機構を使ってシステム・バスを使用することが
できるＣＰＵサイクルの完了は、ＲＥＡＤＹＩが活動状
態でＣＬＫが高レベルになることによって検出される。
できるＣＰＵサイクルの完了は、ＲＥＡＤＹＩが活動状
態でＣＬＫが高レベルになることによって検出される。
第６図の論理回路により、これらの条件下で、フリップ
・フロップ６ｏ１がリセットされ、ＣＰＵＲＥＱが非活
動状態になる。
・フロップ６ｏ１がリセットされ、ＣＰＵＲＥＱが非活
動状態になる。
上記に引用した論理式を下記に再掲する。本明細書では
、記号は以下に示す意味をもつ。
、記号は以下に示す意味をもつ。
１０ｔ
／
＆
＋
】シ解
否定
登録順、等しい
組合せ項、等しい
論理積
論理和
ＡＲＢ ［０
３コ
ＡＲＢ／ＧＲＡＮＴ
／ （／Ｍ／Ｉ Ｏ＆Ａ３ １）
／ＣＰＲＥＥＭＰＴ
／ＣＰｔＪＲＥＱ
論理信号
アービトレーション・
バスの各ピット
アービトレーション・
サイクルの始動・終
了を規定
復号された数値演算
コプロセッサ・アド
レス
第５図参照
第６図参照
ＥＮＣＰＵＰＲＥＥＭＰＴ
ＰＲＥＥＭＰＴ
ＣＰＵの／ＣＰＲＥ
ＥＭＰＴ生成能力を
有効または無効にす
るプログラマブル・
ビット
アービトレーシぢン
を通じてチャネルの
使用を要求
／ＣＰＲＥＥＭＰＴ
によって生成できる
ように本出願で修正
する。
論理式
％式％（１）
上記の論理式て、以下の信号は、引用したインテルの出
版物に記載または参照されている。
版物に記載または参照されている。
ＡＤＳ
ＢＡＤＳ
ＢＲＤＹＥＮ
ＢＲＥＡＤＹ
（ＢＷ／Ｒ） 実際にはＢＷ／Ｒと呼ばれる。
括弧は項全体が１つの信号で
あることを示すために使用さ
れる。
ＬＫ
ＲＥＡＤＹＯ
ＲＥＳＥＴ
ＷＢＳ
（Ｗ／Ｒ） 実際にはＷ／Ｒと呼ばれる。
括弧は項全体が１つの信号で
あることを示すために使用さ
れる。
ＡＤＳは、活動状態のとき、ＣＰＵローカル・バス２３
０上の有効アドレスを示す。ＢＡＤＳは、活動状態のと
き、システム・バス２５０上のＴｈ−効アドレスを示す
。ＢＲＤＹＥＮは、ＲＥＡＤＹ信号に先行する８２３８
５の出力である。ＢＲＥＡＤＹは、システム・バス２５
０からＣＰＵローカル・バス２３０への作動可能信号で
ある。ＢＷ／Ｒはシステム・バス２５０の書込みまたは
読取りを定義する。ＣＬ Ｋは、プロセッサ２２５と同
期されたプロセッサ・クロック信号である。ＲＥＡＤＹ
Ｏは、作動可能信号の１つで８２３８５の他の出力であ
る。ＲＥＳＥＴは自明である。ＷＢＳは書込みバッファ
の状態を示す。（Ｗ／Ｒ）はＣＰＵローカル・バス２３
０に対する通信の書込みまたは読取り信号である。
０上の有効アドレスを示す。ＢＡＤＳは、活動状態のと
き、システム・バス２５０上のＴｈ−効アドレスを示す
。ＢＲＤＹＥＮは、ＲＥＡＤＹ信号に先行する８２３８
５の出力である。ＢＲＥＡＤＹは、システム・バス２５
０からＣＰＵローカル・バス２３０への作動可能信号で
ある。ＢＷ／Ｒはシステム・バス２５０の書込みまたは
読取りを定義する。ＣＬ Ｋは、プロセッサ２２５と同
期されたプロセッサ・クロック信号である。ＲＥＡＤＹ
Ｏは、作動可能信号の１つで８２３８５の他の出力であ
る。ＲＥＳＥＴは自明である。ＷＢＳは書込みバッファ
の状態を示す。（Ｗ／Ｒ）はＣＰＵローカル・バス２３
０に対する通信の書込みまたは読取り信号である。
以下の信号は、式（１）−（１１）で定義される。
ＢＲＥＡＤＹ３８５
Ｂｒ２
ＢｔＪＦＷＲＥＮＤ
ＢＵＳＣＹＣ３８５
ＢＵＳＣＹＣ３８６
ＣＰＵＮＡ
ＬＥＡＢ
ｌ５ＳＩ
ＰＩＦＥＣＹＣ３８５
ＰＩＦＥＣＹＣ３８６
ＣＰＵＲＥＡＤＹ
定義された信号に関して、信号ＮＣＡ１ＮＡＧＡＣＨＥ
、ＲＥＡＤＹＯ３８７及びＲＤＹ３８７ＰＡＬは引用し
たインテル出版物に記載または参照されている。
、ＲＥＡＤＹＯ３８７及びＲＤＹ３８７ＰＡＬは引用し
たインテル出版物に記載または参照されている。
ＢＲＥＡＤＹ３８５は、ＢＲＥＡＤＹのような信号で、
実際に構成したある実施例では、６４にキャッシュを収
容するように修正した。
実際に構成したある実施例では、６４にキャッシュを収
容するように修正した。
Ｂｒ３は、システム・バス２５０の状態を反映する。状
態ＢＴ２は、引用したインテル出版物で定義されている
状態である。
態ＢＴ２は、引用したインテル出版物で定義されている
状態である。
ＢＵＦＷＲＥＮＤは、緩衝書込みサイクルの終わりを表
わす。
わす。
ＢＵＳＣＹＣ３８５呑も、システム・バス２５０の状態
を反映する。この信号はバス状態ＢＴ１１ＢＴＩ、ＢＴ
ＩＰで富レベルであり、バス状態ＢＴ２、ＢＴ２Ｐ１Ｂ
Ｔ２Ｉて低レベルである（これらは引用したインテル出
版物で参照されているバス状態である）。
を反映する。この信号はバス状態ＢＴ１１ＢＴＩ、ＢＴ
ＩＰで富レベルであり、バス状態ＢＴ２、ＢＴ２Ｐ１Ｂ
Ｔ２Ｉて低レベルである（これらは引用したインテル出
版物で参照されているバス状態である）。
ＢＵＳＣＹＣ３８８は、ＣＰＵローカル・バス２３０の
状態ＴＩ、Ｔ１、ＴＩＰ、Ｔ２１の間は高レベルで、Ｔ
２の間は低レベルである。Ｔ２Ｉが最初に発生しない場
合、Ｔ２Ｐでも低レベルである。
状態ＴＩ、Ｔ１、ＴＩＰ、Ｔ２１の間は高レベルで、Ｔ
２の間は低レベルである。Ｔ２Ｉが最初に発生しない場
合、Ｔ２Ｐでも低レベルである。
ＣＰＵＮＡは、８０３８６にパイプライン式動作をさせ
る信号である。
る信号である。
ＬＥＡＢは、記録された書込みに対する（バッファ２４
０への）ラッチ・エネーブル信号である。
０への）ラッチ・エネーブル信号である。
ＭＩＳＳＩは、活動状態のときキャッシュ記憶可能装置
に対する６４ビット読取りを扱うための２重サイクルの
最初のサイクルを定義する。
に対する６４ビット読取りを扱うための２重サイクルの
最初のサイクルを定義する。
ＰＩＰＥＣＹＣ３８５は、（引用したインテル出版物に
参照されている２重サイクルである）ＢＴＩＰの間は活
動状態である。
参照されている２重サイクルである）ＢＴＩＰの間は活
動状態である。
ＰＩＰＥＣＹＣ３８６はＮ ＣＰＵローカル・バス２３
０の状態ＴＩＰの間は低レベルである。
０の状態ＴＩＰの間は低レベルである。
ＣＰＵＲＥＡＤＹは、８０３８（３への作動可能入力で
ある。
ある。
ＮＣＡは、ＣＰＵローカル・バス２３０上のアドレス構
成要素を復号することによって生成される信号であり、
活動状態のとき、キャッシュ記憶不能アクセスを反映す
る。キャッシュ記憶の可否はタグ構成要素（Ａ３１ない
しＡ１７）によって決定され、どのタグがキャッシュ記
憶不能アドレスではなくてキャッシュ記憶可能なことを
示すかを定義するプログラマブル情報である。
成要素を復号することによって生成される信号であり、
活動状態のとき、キャッシュ記憶不能アクセスを反映す
る。キャッシュ記憶の可否はタグ構成要素（Ａ３１ない
しＡ１７）によって決定され、どのタグがキャッシュ記
憶不能アドレスではなくてキャッシュ記憶可能なことを
示すかを定義するプログラマブル情報である。
ＮＡＣＡＣＨＥはＢＮＡ信号と類似の信号である。ＢＮ
Ａは、ＣＰＵローカル・バス２３０からの次のアドレス
を要求するシステム生成信号であり、引用したインテル
出版物に参照されている。
Ａは、ＣＰＵローカル・バス２３０からの次のアドレス
を要求するシステム生成信号であり、引用したインテル
出版物に参照されている。
ＮＡＣＡＣＨＥとＢＮＡの違いは、ＢＮＡは３２にキャ
ッシュ用に作成されるが、ＮＡＣＡＣＨＥは６４にキャ
ッシュ用に作成される点だけである。
ッシュ用に作成されるが、ＮＡＣＡＣＨＥは６４にキャ
ッシュ用に作成される点だけである。
インテル出版物に引用されているようにキャッシュ・メ
モリが３２にの場合、本明細書で参照したＮＡＣＡＣＨ
Ｅ信号の代わりにＢＮＡ信号を使用することができる。
モリが３２にの場合、本明細書で参照したＮＡＣＡＣＨ
Ｅ信号の代わりにＢＮＡ信号を使用することができる。
ＲＥＡＤＹＯ３８７は、８０３８７数値演算コプロセツ
サの作動可能山男である。
サの作動可能山男である。
ＲＤＹ３８７ＰＡＬは、８０３８７数値演算コプロセツ
サがないときシステム動作が妨げられることを防止する
ため数値演算コプロセッサが導入されていない場合に使
用される外部論理回路の出力である。
サがないときシステム動作が妨げられることを防止する
ため数値演算コプロセッサが導入されていない場合に使
用される外部論理回路の出力である。
Ｆ１発明の効果
本発明の使用により、８０３８６プロセツサと８２３８
５キヤツソユ制御装置を使用した２重バス・マイクロプ
ロセッサ・システムで、プロセッサが条件付きで特定の
環境下てシステム・バスを優先使用できることは明らか
である。具体的には、所定の持続時間を超えるローカル
・バス・サイクルの間、プロセッサは、他のユーザが資
源に対するアクセスを争奪しており、かつ優先使用オプ
ションが使用可能になっている（ＥＮＣＰＵＰＲＥＥＭ
ＰＴ）という条件のもとで、／ＣＰＲＥＥＭＰＴを表明
することができる。ただし、（アービトレーション監視
機構からプロセッサに合図されて）優先使用が有効にな
ると、２つの事象が同時に発生する。第１の事象は、プ
ロセッサはシステム・バスにアクセスすることである。
５キヤツソユ制御装置を使用した２重バス・マイクロプ
ロセッサ・システムで、プロセッサが条件付きで特定の
環境下てシステム・バスを優先使用できることは明らか
である。具体的には、所定の持続時間を超えるローカル
・バス・サイクルの間、プロセッサは、他のユーザが資
源に対するアクセスを争奪しており、かつ優先使用オプ
ションが使用可能になっている（ＥＮＣＰＵＰＲＥＥＭ
ＰＴ）という条件のもとで、／ＣＰＲＥＥＭＰＴを表明
することができる。ただし、（アービトレーション監視
機構からプロセッサに合図されて）優先使用が有効にな
ると、２つの事象が同時に発生する。第１の事象は、プ
ロセッサはシステム・バスにアクセスすることである。
プロセッサのアクセス期間中に、他の競合ユーザはアー
ビトレーション段階にあるので、このアクセスは、他の
潜在的なバス・ユーザに干渉しない。すなわち、プロセ
ッサによるシステム・バスへのアクセス期間中に、他の
ユーザは、プロセッサがバスを使用後ニ許可段階へのア
クセスについてアービトレーションを行なうことができ
る。したがって、本発明の使用により、プロセッサは、
他のユーザ装置が同時にバスへのアクセスを争奪してい
る場合でも、システム・バスを使用できるようになる。
ビトレーション段階にあるので、このアクセスは、他の
潜在的なバス・ユーザに干渉しない。すなわち、プロセ
ッサによるシステム・バスへのアクセス期間中に、他の
ユーザは、プロセッサがバスを使用後ニ許可段階へのア
クセスについてアービトレーションを行なうことができ
る。したがって、本発明の使用により、プロセッサは、
他のユーザ装置が同時にバスへのアクセスを争奪してい
る場合でも、システム・バスを使用できるようになる。
（他の装置によって開始された）アービトレーション段
階とプロセッサによるバスの使用が重複することにより
、バスの利用度と効率が高まる。
階とプロセッサによるバスの使用が重複することにより
、バスの利用度と効率が高まる。
第１図は、本発明の１実施例のマイクロコンピユータ・
システムの構成図である。 第２図は、本発明を利用する代表的なマイクロコンピュ
ータ・システムの説明図である。 第３図は、単一バス・マイクロコンピュータ・システム
に従ってアービトレーション監視機構とＣＰＵを接続す
る方法を示す説明図である。 第４図は、本発明に従ってアービトレーション監視機構
、ＣＰＵ及びキャッシュ制御装置を相互接続する方法を
示す説明図である。 第５図は、優先使用信号を生成するためのＣＰＵに付随
する装置の回路図である。 第６図は、ＣＰＵによる優先使用信号の生成の際に使用
されるＣＰＵＲＥＱ信号を生成するためのＣＰＵに伺随
する論理回路の回路図である。 第７Ａ図ないし第７Ｅ図は、複数のアービトレーション
及び許可サイクルを示すタイミング波形図である。 第８図は、中央アービトレーション監視機構３３５と他
の装置に付随するアービトレーション機構３３６の間の
関係を示す説明図である。 第９図及び第１０図は、アービトレーション監視機構３
３５の構成図である。 第１１図は、第８図の動作を説明するタイミング波形図
である。 １０・・・・マイクロコンピュータ・システム、２０・
・・・モニタ、３０・・・・システム・ユニット、４０
・・・・キーボード、５０・・・・マウス、６０・・・
・印刷装置、７０・・・・ディスク駆動装置。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 （外１名）
システムの構成図である。 第２図は、本発明を利用する代表的なマイクロコンピュ
ータ・システムの説明図である。 第３図は、単一バス・マイクロコンピュータ・システム
に従ってアービトレーション監視機構とＣＰＵを接続す
る方法を示す説明図である。 第４図は、本発明に従ってアービトレーション監視機構
、ＣＰＵ及びキャッシュ制御装置を相互接続する方法を
示す説明図である。 第５図は、優先使用信号を生成するためのＣＰＵに付随
する装置の回路図である。 第６図は、ＣＰＵによる優先使用信号の生成の際に使用
されるＣＰＵＲＥＱ信号を生成するためのＣＰＵに伺随
する論理回路の回路図である。 第７Ａ図ないし第７Ｅ図は、複数のアービトレーション
及び許可サイクルを示すタイミング波形図である。 第８図は、中央アービトレーション監視機構３３５と他
の装置に付随するアービトレーション機構３３６の間の
関係を示す説明図である。 第９図及び第１０図は、アービトレーション監視機構３
３５の構成図である。 第１１図は、第８図の動作を説明するタイミング波形図
である。 １０・・・・マイクロコンピュータ・システム、２０・
・・・モニタ、３０・・・・システム・ユニット、４０
・・・・キーボード、５０・・・・マウス、６０・・・
・印刷装置、７０・・・・ディスク駆動装置。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 （外１名）
Claims (6)
- （１）ローカル・バスによって接続されたプロセッサ及
びキャッシュ・サブシステムと、システム・バスによっ
て接続されたランダム・アクセス・メモリ、アービトレ
ーション監視機構及び複数の機能ユニットと、 前記ローカル・バスと前記システム・バスを接続する手
段と、 前記ローカル・バス及び前記システム・バスに含まれ、
前記複数の機能ユニットの少なくともいくつかによる前
記システム・バスへのアクセスのアービトレーションに
専用の複数の導線であって、該複数の導線の１本が優先
使用信号を伝えるものと、 最小の持続時間を超えるローカル・バス・サイクルに応
答する入力を有し、受信されると前記システム・バスへ
のアクセスをもつ機能ユニットで前記アクセスの持続時
間を制限するのに有効となる優先使用信号を生成するた
めに前記ローカル・バスに接続された出力をもつ優先使
用信号発生手段と、 を備える複数バス・マイクロコンピュータ・システム。 - （２）前記アービトレーション監視機構が、アービトレ
ーション・サイクル規定信号発生手段と、前記優先使用
信号に応答してアービトレーション段階の準備をする手
段と、現バス・ユーザのバスの使用の終了を表わす信号
に応答してアービトレーション段階を開始する手段と、
前記プロセッサへ新しいアービトレーション段階を合図
する手段とを含む、特許請求の範囲第（１）項記載の複
数バス・マイクロコンピュータ・システム。 - （３）前記システム・バスに直ちにアクセスするために
前記優先使用信号が生成される間、前記プロセッサが新
しいアービトレーション段階を表わす前記アービトレー
ション監視機構からの前記合図に応答する、特許請求の
範囲第（２）項記載の複数バス・マイクロコンピュータ
・システム。 - （４）前記優先使用信号発生手段が、プログラマブル信
号に応答して、前記プログラマブル信号の一方の状態で
は前記優先使用信号の生成を許可し、前記プログラマブ
ル信号の他方の状態では前記優先使用信号の生成を禁止
する、特許請求の範囲第（３）項記載の複数バス・マイ
クロコンピュータ・システム。 - （５）前記システム・バス及び前記接続する手段を通っ
て前記ローカル・バスに接続されたオプション・バスで
あって、当該オプション・バスに接続された装置が、前
記システム・バスへのアクセスについてアービトレーシ
ョンを行なうことができるように、そして前記優先使用
信号の受信に応答してバスのアクセスを終了するために
前記優先使用信号発生手段からの前記優先使用信号に応
答するようにするものを備える、特許請求の範囲第（１
）項記載の複数バス・マイクロコンピュータ・システム
。 - （６）アービトレーション・サイクル規定信号が所定の
状態にあるときに複数の装置間におけるアクセスのアー
ビトレーションを行なうためのアービトレーション段階
を確立すると共に、前記アービトレーション段階で勝っ
た装置がシステム・バスを使用するための許可段階を確
立するために、アービトレーション・サイクル規定信号
を伝えるアービトレーション・サイクル規定導線を前記
複数の導線が含み、前記プロセッサが、前記優先使用信
号の生成の直ぐ後の前記アービトレーション段階に前記
システム・バスをアクセスする手段を含む、特許請求の
範囲第（１）項記載の複数バス・マイクロコンピュータ
・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/198,895 US5129090A (en) | 1988-05-26 | 1988-05-26 | System bus preempt for 80386 when running in an 80386/82385 microcomputer system with arbitration |
| US198895 | 1994-02-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0218657A true JPH0218657A (ja) | 1990-01-22 |
| JPH0623970B2 JPH0623970B2 (ja) | 1994-03-30 |
Family
ID=22735319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088194A Expired - Lifetime JPH0623970B2 (ja) | 1988-05-26 | 1989-04-10 | 複数バス・マイクロコンピユータ・システム |
Country Status (23)
| Country | Link |
|---|---|
| US (1) | US5129090A (ja) |
| EP (1) | EP0343770B1 (ja) |
| JP (1) | JPH0623970B2 (ja) |
| CN (1) | CN1010808B (ja) |
| AT (1) | ATE123162T1 (ja) |
| AU (1) | AU611287B2 (ja) |
| BE (1) | BE1002405A4 (ja) |
| BR (1) | BR8902388A (ja) |
| CA (1) | CA1317682C (ja) |
| DE (2) | DE68922784T2 (ja) |
| DK (1) | DK189889A (ja) |
| ES (1) | ES2072895T3 (ja) |
| FI (1) | FI96145C (ja) |
| FR (1) | FR2632096B1 (ja) |
| GB (1) | GB2219176A (ja) |
| HK (1) | HK23696A (ja) |
| IT (1) | IT1230191B (ja) |
| MX (1) | MX171578B (ja) |
| MY (1) | MY111733A (ja) |
| NL (1) | NL8901282A (ja) |
| NO (1) | NO176038C (ja) |
| NZ (1) | NZ228785A (ja) |
| SE (1) | SE8901306L (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204838A (ja) * | 1991-10-15 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | バス・アービトレーションを行うための情報処理システム |
| JPH05210977A (ja) * | 1991-10-15 | 1993-08-20 | Internatl Business Mach Corp <Ibm> | メモリ・リフレッシュ制御装置 |
| US5302580A (en) * | 1990-03-14 | 1994-04-12 | Ngk Insulators, Ltd. | Oxide superconductor lamination |
| JP2010282644A (ja) * | 1990-06-04 | 2010-12-16 | Hitachi Ltd | データ処理装置およびデータ処理方法 |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111424A (en) * | 1987-05-01 | 1992-05-05 | Digital Equipment Corporation | Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfer |
| US5034883A (en) * | 1987-05-01 | 1991-07-23 | Digital Equipment Corporation | Lockhead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers |
| FR2642246B1 (fr) * | 1988-12-30 | 1991-04-05 | Cit Alcatel | Procede de deblocage d'un systeme multiprocesseurs multibus |
| KR930002316B1 (ko) * | 1989-05-10 | 1993-03-29 | 미쯔비시덴끼 가부시끼가이샤 | 버스제어방법 및 화상처리 장치 |
| US5293493A (en) * | 1989-10-27 | 1994-03-08 | International Business Machines Corporation | Preemption control for central processor with cache |
| US5086427A (en) * | 1990-04-09 | 1992-02-04 | Unisys Corporation | Clocked logic circuitry preventing double driving on shared data bus |
| KR950004202B1 (ko) * | 1990-06-14 | 1995-04-27 | 인터내셔날 비지네스 머신즈 코포레이션 | 직접 접근 저장 기억 장치를 퍼스널 컴퓨터에 조립하기 위한 장치 및 방법 |
| EP0472274A1 (en) * | 1990-08-24 | 1992-02-26 | International Business Machines Corporation | Data processing apparatus having connectors to receive system components |
| GB9018991D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Work station with timing independant interface units |
| EP0473280B1 (en) * | 1990-08-31 | 1996-04-17 | Advanced Micro Devices, Inc. | Communication control system for a computer and peripheral devices |
| GB9019001D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Work station including a direct memory access controller and interfacing means to microchannel means |
| EP0473276B1 (en) * | 1990-08-31 | 1996-12-18 | Advanced Micro Devices, Inc. | Integrated digital processing apparatus |
| GB9019022D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Work station or similar data processing system including interfacing means to microchannel means |
| US5218681A (en) * | 1990-08-31 | 1993-06-08 | Advanced Micro Devices, Inc. | Apparatus for controlling access to a data bus |
| GB9018993D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Work station interfacing means having burst mode capability |
| JPH04141757A (ja) * | 1990-10-03 | 1992-05-15 | Fujitsu Ltd | バス制御方式 |
| US5195089A (en) * | 1990-12-31 | 1993-03-16 | Sun Microsystems, Inc. | Apparatus and method for a synchronous, high speed, packet-switched bus |
| US5249297A (en) * | 1991-04-29 | 1993-09-28 | Hewlett-Packard Company | Methods and apparatus for carrying out transactions in a computer system |
| EP0516323A1 (en) * | 1991-05-28 | 1992-12-02 | International Business Machines Corporation | Personal computer systems |
| US5537600A (en) * | 1991-05-28 | 1996-07-16 | International Business Machines Corporation | Personal computer with alternate system controller |
| US5392417A (en) * | 1991-06-05 | 1995-02-21 | Intel Corporation | Processor cycle tracking in a controller for two-way set associative cache |
| CA2067599A1 (en) * | 1991-06-10 | 1992-12-11 | Bruce Alan Smith | Personal computer with riser connector for alternate master |
| US5255373A (en) * | 1991-08-07 | 1993-10-19 | Hewlett-Packard Company | Decreasing average time to access a computer bus by eliminating arbitration delay when the bus is idle |
| US5630163A (en) * | 1991-08-09 | 1997-05-13 | Vadem Corporation | Computer having a single bus supporting multiple bus architectures operating with different bus parameters |
| US5581731A (en) * | 1991-08-30 | 1996-12-03 | King; Edward C. | Method and apparatus for managing video data for faster access by selectively caching video data |
| CA2068010C (en) * | 1991-08-30 | 1996-10-22 | Robert Chih-Tsin Eng | Alternate master bursting data rate management techniques for use in computer systems having dual bus architecture |
| US5430860A (en) * | 1991-09-17 | 1995-07-04 | International Business Machines Inc. | Mechanism for efficiently releasing memory lock, after allowing completion of current atomic sequence |
| US5371872A (en) * | 1991-10-28 | 1994-12-06 | International Business Machines Corporation | Method and apparatus for controlling operation of a cache memory during an interrupt |
| US5237695A (en) * | 1991-11-01 | 1993-08-17 | Hewlett-Packard Company | Bus contention resolution method for network devices on a computer network having network segments connected by an interconnection medium over an extended distance |
| US5548762A (en) * | 1992-01-30 | 1996-08-20 | Digital Equipment Corporation | Implementation efficient interrupt select mechanism |
| US5555382A (en) * | 1992-04-24 | 1996-09-10 | Digital Equipment Corporation | Intelligent snoopy bus arbiter |
| US5420985A (en) * | 1992-07-28 | 1995-05-30 | Texas Instruments Inc. | Bus arbiter system and method utilizing hardware and software which is capable of operation in distributed mode or central mode |
| US5471585A (en) * | 1992-09-17 | 1995-11-28 | International Business Machines Corp. | Personal computer system with input/output controller having serial/parallel ports and a feedback line indicating readiness of the ports |
| JP3057934B2 (ja) * | 1992-10-30 | 2000-07-04 | 日本電気株式会社 | 共有バス調停機構 |
| US5699540A (en) * | 1992-11-16 | 1997-12-16 | Intel Corporation | Pseudo-concurrent access to a cached shared resource |
| US5500946A (en) * | 1992-11-25 | 1996-03-19 | Texas Instruments Incorporated | Integrated dual bus controller |
| CA2116826C (en) * | 1993-03-11 | 1998-11-24 | Timothy J. Sullivan | Data processing system using a non-multiplexed, asynchronous address/data bus system |
| US5528765A (en) * | 1993-03-15 | 1996-06-18 | R. C. Baker & Associates Ltd. | SCSI bus extension system for controlling individual arbitration on interlinked SCSI bus segments |
| JP3474646B2 (ja) * | 1994-09-01 | 2003-12-08 | 富士通株式会社 | 入出力制御装置及び入出力制御方法 |
| KR0155269B1 (ko) * | 1995-01-16 | 1998-11-16 | 김광호 | 버스 중재방법 및 그 장치 |
| US5692211A (en) * | 1995-09-11 | 1997-11-25 | Advanced Micro Devices, Inc. | Computer system and method having a dedicated multimedia engine and including separate command and data paths |
| US5845097A (en) * | 1996-06-03 | 1998-12-01 | Samsung Electronics Co., Ltd. | Bus recovery apparatus and method of recovery in a multi-master bus system |
| US6560712B1 (en) * | 1999-11-16 | 2003-05-06 | Motorola, Inc. | Bus arbitration in low power system |
| US6842813B1 (en) | 2000-06-12 | 2005-01-11 | Intel Corporation | Method and apparatus for single wire signaling of request types in a computer system having a point to point half duplex interconnect |
| US6877052B1 (en) * | 2000-09-29 | 2005-04-05 | Intel Corporation | System and method for improved half-duplex bus performance |
| US7007122B2 (en) * | 2002-11-27 | 2006-02-28 | Lsi Logic Corporation | Method for pre-emptive arbitration |
| US7107375B2 (en) * | 2003-05-13 | 2006-09-12 | Lsi Logic Corporation | Method for improving selection performance by using an arbitration elimination scheme in a SCSI topology |
| DE602004019990D1 (de) * | 2004-08-30 | 2009-04-23 | Magima Digital Information Co | Verfahren und system zum datentransfer |
| DE102008000031B4 (de) * | 2008-01-10 | 2014-07-10 | Koenig & Bauer Aktiengesellschaft | Verfahren zur Kontrolle einer Anordnung von an Formzylindern einer Druckmaschine angeordneten Druckformen |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117650A (ja) * | 1984-11-13 | 1986-06-05 | Nec Corp | バス制御方式 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4481580A (en) * | 1979-11-19 | 1984-11-06 | Sperry Corporation | Distributed data transfer control for parallel processor architectures |
| US4402040A (en) * | 1980-09-24 | 1983-08-30 | Raytheon Company | Distributed bus arbitration method and apparatus |
| US4414624A (en) * | 1980-11-19 | 1983-11-08 | The United States Of America As Represented By The Secretary Of The Navy | Multiple-microcomputer processing |
| EP0066766B1 (en) * | 1981-06-05 | 1988-08-10 | International Business Machines Corporation | I/o controller with a dynamically adjustable cache memory |
| US4451883A (en) * | 1981-12-01 | 1984-05-29 | Honeywell Information Systems Inc. | Bus sourcing and shifter control of a central processing unit |
| US4578782A (en) * | 1983-08-26 | 1986-03-25 | Motorola, Inc. | Asynchronous memory refresh arbitration circuit |
| US4631660A (en) * | 1983-08-30 | 1986-12-23 | Amdahl Corporation | Addressing system for an associative cache memory |
| US4742454A (en) * | 1983-08-30 | 1988-05-03 | Amdahl Corporation | Apparatus for buffer control bypass |
| US4701844A (en) * | 1984-03-30 | 1987-10-20 | Motorola Computer Systems, Inc. | Dual cache for independent prefetch and execution units |
| US4941088A (en) * | 1985-02-05 | 1990-07-10 | Digital Equipment Corporation | Split bus multiprocessing system with data transfer between main memory and caches using interleaving of sub-operations on sub-busses |
| US4794523A (en) * | 1985-09-30 | 1988-12-27 | Manolito Adan | Cache memory architecture for microcomputer speed-up board |
| US4949301A (en) * | 1986-03-06 | 1990-08-14 | Advanced Micro Devices, Inc. | Improved pointer FIFO controller for converting a standard RAM into a simulated dual FIFO by controlling the RAM's address inputs |
| US4811215A (en) * | 1986-12-12 | 1989-03-07 | Intergraph Corporation | Instruction execution accelerator for a pipelined digital machine with virtual memory |
-
1988
- 1988-05-26 US US07/198,895 patent/US5129090A/en not_active Expired - Fee Related
-
1989
- 1989-03-03 EP EP89302162A patent/EP0343770B1/en not_active Expired - Lifetime
- 1989-03-03 AT AT89302162T patent/ATE123162T1/de not_active IP Right Cessation
- 1989-03-03 ES ES89302162T patent/ES2072895T3/es not_active Expired - Lifetime
- 1989-03-03 DE DE68922784T patent/DE68922784T2/de not_active Expired - Fee Related
- 1989-03-03 GB GB8904919A patent/GB2219176A/en not_active Withdrawn
- 1989-03-25 DE DE3909948A patent/DE3909948A1/de active Granted
- 1989-04-10 JP JP1088194A patent/JPH0623970B2/ja not_active Expired - Lifetime
- 1989-04-11 FR FR898905077A patent/FR2632096B1/fr not_active Expired - Lifetime
- 1989-04-11 SE SE8901306A patent/SE8901306L/ not_active Application Discontinuation
- 1989-04-14 FI FI891786A patent/FI96145C/fi not_active IP Right Cessation
- 1989-04-18 NZ NZ228785A patent/NZ228785A/en unknown
- 1989-04-18 NO NO891585A patent/NO176038C/no unknown
- 1989-04-19 DK DK189889A patent/DK189889A/da not_active Application Discontinuation
- 1989-04-20 BE BE8900435A patent/BE1002405A4/fr not_active IP Right Cessation
- 1989-04-25 CN CN88108702A patent/CN1010808B/zh not_active Expired
- 1989-04-26 CA CA000597890A patent/CA1317682C/en not_active Expired - Fee Related
- 1989-04-26 MY MYPI89000548A patent/MY111733A/en unknown
- 1989-05-05 AU AU34097/89A patent/AU611287B2/en not_active Ceased
- 1989-05-23 NL NL8901282A patent/NL8901282A/nl not_active Application Discontinuation
- 1989-05-24 IT IT8920626A patent/IT1230191B/it active
- 1989-05-24 BR BR898902388A patent/BR8902388A/pt unknown
- 1989-05-26 MX MX016199A patent/MX171578B/es unknown
-
1996
- 1996-02-08 HK HK23696A patent/HK23696A/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117650A (ja) * | 1984-11-13 | 1986-06-05 | Nec Corp | バス制御方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5302580A (en) * | 1990-03-14 | 1994-04-12 | Ngk Insulators, Ltd. | Oxide superconductor lamination |
| JP2010282644A (ja) * | 1990-06-04 | 2010-12-16 | Hitachi Ltd | データ処理装置およびデータ処理方法 |
| JPH05204838A (ja) * | 1991-10-15 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | バス・アービトレーションを行うための情報処理システム |
| JPH05210977A (ja) * | 1991-10-15 | 1993-08-20 | Internatl Business Mach Corp <Ibm> | メモリ・リフレッシュ制御装置 |
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