JPH02186710A - ベースバンド帯域制限方式 - Google Patents
ベースバンド帯域制限方式Info
- Publication number
- JPH02186710A JPH02186710A JP496689A JP496689A JPH02186710A JP H02186710 A JPH02186710 A JP H02186710A JP 496689 A JP496689 A JP 496689A JP 496689 A JP496689 A JP 496689A JP H02186710 A JPH02186710 A JP H02186710A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- filter
- switches
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタルデータの送信機におけるベースバ
ンド帯域制限方式に関する。
ンド帯域制限方式に関する。
〔従来の技術］
ディジタルデータの無線送信機などでは、伝送帯域幅を
抑えるため、ベースバンドのディジタルデータを一担低
域フィルタにおいて、帯域制限を行った後変調（例えば
周波数変調ンを行うという操作が良く用いられる１、 ディジタルデータの受信側での再現性を良くするために
、この低域フィルタには、精度の良いものが要求される
。
抑えるため、ベースバンドのディジタルデータを一担低
域フィルタにおいて、帯域制限を行った後変調（例えば
周波数変調ンを行うという操作が良く用いられる１、 ディジタルデータの受信側での再現性を良くするために
、この低域フィルタには、精度の良いものが要求される
。
従来、このフィルタには、コイル、コンデンサを組み合
せたフィルタや、オペアンプを用いたいわゆるアクティ
ブフィルタなどのアナログフィルタ、または（社）電子
通信学会編 移動通信の基礎（昭和６１年発行）第２７
２頁から２７３頁に記載のような、スイッチトキャパシ
タフィルタが用いられていた。
せたフィルタや、オペアンプを用いたいわゆるアクティ
ブフィルタなどのアナログフィルタ、または（社）電子
通信学会編 移動通信の基礎（昭和６１年発行）第２７
２頁から２７３頁に記載のような、スイッチトキャパシ
タフィルタが用いられていた。
上記従来技術のうちアクティブフィルタ等のアナログフ
ィルタは、部品のバラツキなどにより調整が必要である
。を九装置の小型化を考えた場合、大規模集積回路（Ｌ
Ｓｉ）などにまとめにくいため問題となっていた。
ィルタは、部品のバラツキなどにより調整が必要である
。を九装置の小型化を考えた場合、大規模集積回路（Ｌ
Ｓｉ）などにまとめにくいため問題となっていた。
これに対して、上記のスイッチトキャパシタフィルタは
、調整が不要でしかもＬＳｉ化が可能であり小型化にも
有効である。しかしながら、他のディジタル回路部と一
緒にして１チツプ化しようとすると、プロセスの相違に
より困難を伴う場合が多い。
、調整が不要でしかもＬＳｉ化が可能であり小型化にも
有効である。しかしながら、他のディジタル回路部と一
緒にして１チツプ化しようとすると、プロセスの相違に
より困難を伴う場合が多い。
これに対しては、ディジタルフィルタという手段が考え
られるが、一般に回路規模が大きくなりそのままでは、
経済的に適用が困難である。
られるが、一般に回路規模が大きくなりそのままでは、
経済的に適用が困難である。
本発明は以上の点について考慮されたものであり、無調
整でしかもＬ８ｉＫよる小型化が容易なベースバンド帯
域制限方式を提供することを目的とする。
整でしかもＬ８ｉＫよる小型化が容易なベースバンド帯
域制限方式を提供することを目的とする。
上記目的を達成するために、送信データを１ビットデー
タとして入力し、複数ビットで出力する非巡回ｆｉ（Ｆ
４Ｒ）ディジタルフィルタト簡単なアナログフィルタに
よシ構成するようにしたものである。
タとして入力し、複数ビットで出力する非巡回ｆｉ（Ｆ
４Ｒ）ディジタルフィルタト簡単なアナログフィルタに
よシ構成するようにしたものである。
送信信号は１ビットのディジタル値にサンプルされて、
ＦＩＲディジタルフィルタに入力される。
ＦＩＲディジタルフィルタに入力される。
ＦＩＲディジタルフィルタの構成要素である遅延要素は
、入力データが１ビットでしかも出力側からフィードバ
ックがないので、１ビット幅のもので良い。更に遅延要
素の各タップに掛る係数の掛算回路も１ビットの入力で
あるので大幅に軽減できる。したがって、回路規模の小
さなディジタルフィルタとすることができＬＳｉ化に適
する回路方式を提供できる。
、入力データが１ビットでしかも出力側からフィードバ
ックがないので、１ビット幅のもので良い。更に遅延要
素の各タップに掛る係数の掛算回路も１ビットの入力で
あるので大幅に軽減できる。したがって、回路規模の小
さなディジタルフィルタとすることができＬＳｉ化に適
する回路方式を提供できる。
以下本発明の一実施例を第１図を用いて説明する。ディ
ジタルデータである送信データ（’Ｉ’ＸＤ）は、シフ
トレジスタ１０においてサンプル、シフトされる。シフ
トレジスタ１０はｎ段であり、各段の出力８１〜Ｓｎは
、スイッチ１１１〜１１ｎの切替制御信号としである。
ジタルデータである送信データ（’Ｉ’ＸＤ）は、シフ
トレジスタ１０においてサンプル、シフトされる。シフ
トレジスタ１０はｎ段であり、各段の出力８１〜Ｓｎは
、スイッチ１１１〜１１ｎの切替制御信号としである。
信号８１〜Ｓｎが、論理値０であれば、スイッチ１１１
〜１１ｎは、各々、データ０を選択し、逆であればデー
タα１〜αｎを選択する。スイッチ１１１〜１１ｎは当
然ゲートの組み合せでも良い。データα１〜αｎは、ｋ
ビット幅であり、数値を表すものである。
〜１１ｎは、各々、データ０を選択し、逆であればデー
タα１〜αｎを選択する。スイッチ１１１〜１１ｎは当
然ゲートの組み合せでも良い。データα１〜αｎは、ｋ
ビット幅であり、数値を表すものである。
このスイッチ１１１〜１１ｎは、信号Ｓ１〜Ｓｎと係数
α１〜αｎとの掛は算を実行することと等価である。ス
イッチ１１１〜１１ｎの出力は、加算回路１２において
加算されて、ｍビットの結果を得る。更にディジタル・
アナログ変換器（ＤＡＣ）１３によ〕アナログ値に変換
される。変換された信号ＤＡはクロック（ＣＬＫ）周波
数およびその高調波成分を含むので低域フィルタ（ＬＰ
Ｆ）１４暉よシＰ波される。クロック周波数を信号周波
数よシ充分高くとっておけば、ＬＰＦ１４は例えば第３
因に示すように抵抗ＲとコンデンサＣで構成される簡単
なもので良い。
α１〜αｎとの掛は算を実行することと等価である。ス
イッチ１１１〜１１ｎの出力は、加算回路１２において
加算されて、ｍビットの結果を得る。更にディジタル・
アナログ変換器（ＤＡＣ）１３によ〕アナログ値に変換
される。変換された信号ＤＡはクロック（ＣＬＫ）周波
数およびその高調波成分を含むので低域フィルタ（ＬＰ
Ｆ）１４暉よシＰ波される。クロック周波数を信号周波
数よシ充分高くとっておけば、ＬＰＦ１４は例えば第３
因に示すように抵抗ＲとコンデンサＣで構成される簡単
なもので良い。
第１図に示し九実流側の動作を第２図のタイミングチャ
ートを用いて説明する。説明の几めにｎ ＝ ４としで
ある。送信データ（’１’ＸＤ）に４クロック分のパル
スが人出されると、シフトレジスタ１０の各タップの波
形は各々第２図の８１〜Ｓ４のようになる。信号８１〜
Ｓ４の状態に応じてスイッチ１１１〜１１４を切り替え
る。例えば、２番目の区間では、Ｓｌのみが１であるの
で、加算回路１２出力にはα１が出力され、ＤＡ０１３
の出力（ＤＡ）Ｋはそれに対応する信号レベルが出力さ
れる。同様に５番目の区間ではα１＋α２が出力される
。信号ＤＡは図示のように階段状になっており、ＬＰＦ
’１４により清らかにされる。
ートを用いて説明する。説明の几めにｎ ＝ ４としで
ある。送信データ（’１’ＸＤ）に４クロック分のパル
スが人出されると、シフトレジスタ１０の各タップの波
形は各々第２図の８１〜Ｓ４のようになる。信号８１〜
Ｓ４の状態に応じてスイッチ１１１〜１１４を切り替え
る。例えば、２番目の区間では、Ｓｌのみが１であるの
で、加算回路１２出力にはα１が出力され、ＤＡ０１３
の出力（ＤＡ）Ｋはそれに対応する信号レベルが出力さ
れる。同様に５番目の区間ではα１＋α２が出力される
。信号ＤＡは図示のように階段状になっており、ＬＰＦ
’１４により清らかにされる。
クロック（ＣＬＫ）の周期をデータビット長の整数分の
−に選んでおくと雑音を少なくすることができる。
−に選んでおくと雑音を少なくすることができる。
次に本発明の他の実施例を第４図を用いて説明する。本
実施例の第１図と違う点はスイッチおよび加算回路をメ
モリ１５に置き換えたところにある。その他の同一の記
号は同一内容を示す。メモリ１５のアドレス信号として
８１〜Ｓｎを入力してあり、データ出力はＤＡＣ１５に
出力される。
実施例の第１図と違う点はスイッチおよび加算回路をメ
モリ１５に置き換えたところにある。その他の同一の記
号は同一内容を示す。メモリ１５のアドレス信号として
８１〜Ｓｎを入力してあり、データ出力はＤＡＣ１５に
出力される。
メモリ１５には、例えばｎ ＝ ４とすると第５図に示
すごときデータがプログラオングされている。
すごときデータがプログラオングされている。
すなわち信号８１〜Ｓ４をそれぞれメモリ１５のアドレ
ス信号とし、その内容に応じて、図示のごときデータを
出力するようになっている。第５因に示されたデータを
用いると第１図と全く同じ動作をする。
ス信号とし、その内容に応じて、図示のごときデータを
出力するようになっている。第５因に示されたデータを
用いると第１図と全く同じ動作をする。
メモリ１５はいわゆる読み出し専用のＲＯＭで良いが、
書き換え可能なものを利用するとフィルタとしての特性
を自由に変えることができる。
書き換え可能なものを利用するとフィルタとしての特性
を自由に変えることができる。
一般にＦ Ｉ Ｒｆｉディジタルフィルタは、複数ビッ
トの遅延回路を複数段設は更に各遅延出力と係数（複数
ビット）との掛算回路を必要とし、遅延段数（次数）が
多いと回路規模も非常に大きくなる。ところが、本発明
では、以上説明したように、遅延回路に１ビット幅のシ
フトレジスタを用い、更に、掛は算回路にスイッチある
いは等価な回路を利用したり、掛は算回路および加算回
路をメモリで置き換えることができるので、全体として
大幅に回路規模が減少でき、を次ディジタル回路が中心
であるので、ＬＳｉ化が容易となる。
トの遅延回路を複数段設は更に各遅延出力と係数（複数
ビット）との掛算回路を必要とし、遅延段数（次数）が
多いと回路規模も非常に大きくなる。ところが、本発明
では、以上説明したように、遅延回路に１ビット幅のシ
フトレジスタを用い、更に、掛は算回路にスイッチある
いは等価な回路を利用したり、掛は算回路および加算回
路をメモリで置き換えることができるので、全体として
大幅に回路規模が減少でき、を次ディジタル回路が中心
であるので、ＬＳｉ化が容易となる。
第１因は本発明の一実施例の回路ブロック囚、第２図は
第１図の回路動作を説明するタイミングチャート、第５
因は低域フィルタの回路例、第４図は本発明の他の実施
例を説明する回路ブロック図、第５図はメモリのプログ
ラミング内容を説明する図である。 符号の説明 １０・・・・・・シフトレジスタ １１１〜１１ｎ・・・・・・スイッチ １２・・・・・・加算回路 １５・・・・・・ディジカルアナログ変換器１４・・・
・・・低域フィルタ １５・・・・・・メモリ。 第３図 第４図 箪２図 系５図
第１図の回路動作を説明するタイミングチャート、第５
因は低域フィルタの回路例、第４図は本発明の他の実施
例を説明する回路ブロック図、第５図はメモリのプログ
ラミング内容を説明する図である。 符号の説明 １０・・・・・・シフトレジスタ １１１〜１１ｎ・・・・・・スイッチ １２・・・・・・加算回路 １５・・・・・・ディジカルアナログ変換器１４・・・
・・・低域フィルタ １５・・・・・・メモリ。 第３図 第４図 箪２図 系５図
Claims (1)
- 【特許請求の範囲】 １、ベースバンドのディジタルデータ信号を帯域制限す
るフィルタと、前記フィルタ出力により、高周波の変調
をかける変調器とからなるディジタル信号の送信器にお
いて、 前記フィルタの入力を１ビット、出力を複数ビットとす
る非巡回形ディジタルフィルタで実現することを特徴と
するベースバンド帯域制限方式。 ２、ディジタルフィルタのクロックか、情報のビットク
ロックの整数倍であることを特徴とする請求項１記載の
ベースバンド帯域制限方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP496689A JPH02186710A (ja) | 1989-01-13 | 1989-01-13 | ベースバンド帯域制限方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP496689A JPH02186710A (ja) | 1989-01-13 | 1989-01-13 | ベースバンド帯域制限方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186710A true JPH02186710A (ja) | 1990-07-23 |
Family
ID=11598331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP496689A Pending JPH02186710A (ja) | 1989-01-13 | 1989-01-13 | ベースバンド帯域制限方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186710A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002030076A1 (en) * | 2000-10-05 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Digital data transmitter |
| WO2002030075A1 (en) * | 2000-10-05 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Digital data transmitter, transmission line encoding method, and decoding method |
-
1989
- 1989-01-13 JP JP496689A patent/JPH02186710A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002030076A1 (en) * | 2000-10-05 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Digital data transmitter |
| WO2002030075A1 (en) * | 2000-10-05 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Digital data transmitter, transmission line encoding method, and decoding method |
| US7190728B2 (en) | 2000-10-05 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Digital data transmitter, transmission line encoding method, and decoding method |
| US7218678B2 (en) | 2000-10-05 | 2007-05-15 | Matsushita Electric Industrial Co., Ltd. | Digital data transmitter |
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