JPH02186719A - アナログ／デジタル変換器回路 - Google Patents
アナログ／デジタル変換器回路Info
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- JPH02186719A JPH02186719A JP1228481A JP22848189A JPH02186719A JP H02186719 A JPH02186719 A JP H02186719A JP 1228481 A JP1228481 A JP 1228481A JP 22848189 A JP22848189 A JP 22848189A JP H02186719 A JPH02186719 A JP H02186719A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
- H03M3/428—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one with lower resolution, e.g. single bit, feedback
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明はアナログ／デジタル変換器（Ａ Ｄ Ｃ＞に関
する。
する。
ＡＤＯは多くの電気回路の設計において極めて小人＜ｒ
Ｍ子である。変換器のダイカミツクレンジに対する要
求は絶えず増大している。例えば、デジタルラジオの分
野では、現在のＡＤＯの４Ａ号対ノイズ比（ＳＮＲ）は
１００ｄＢに−ｂなるが、実際のデジタルラジオではよ
り高いＳ Ｎ Ｒが要求される。
Ｍ子である。変換器のダイカミツクレンジに対する要
求は絶えず増大している。例えば、デジタルラジオの分
野では、現在のＡＤＯの４Ａ号対ノイズ比（ＳＮＲ）は
１００ｄＢに−ｂなるが、実際のデジタルラジオではよ
り高いＳ Ｎ Ｒが要求される。
［従来の技術］
所与のΔｌ） Ｃから利用できるＳＮＲを増大Ｊるため
のさまざまな技術が知られており、例えば４１米するア
ナログ信号をティ４：スト周波数の２椙よりも高いレー
トでサンプリングしてベースバンド外Ｍ子化ノイズを濾
波Ｊることもその一つである。
のさまざまな技術が知られており、例えば４１米するア
ナログ信号をティ４：スト周波数の２椙よりも高いレー
トでサンプリングしてベースバンド外Ｍ子化ノイズを濾
波Ｊることもその一つである。
さらに、ベースバンド外吊了化■稈からｑじるノイズを
除去するように設計された多ループ帰還回路内にＡ Ｄ
Ｃ吊了化糸了を設番ブることもできる。
除去するように設計された多ループ帰還回路内にＡ Ｄ
Ｃ吊了化糸了を設番ブることもできる。
このよう＜１技術の１！Ｉ！論については下記の文献を
参照されたい。
参照されたい。
１１１１９８０年１０月、ＩＬＥＥ Ｔｒａｎｓ Ａｃ
ｏｕｓｔＳｐｅｅｃｈ ａｎｄ Ｓｉｇ Ｐｒｏｃ、第
八５ＳＰ−２８巻、第５号、Ｃ１ａａＳＯｎ、 ｒ、＾
、 Ｃ，Ｈ，、ＨｅＣｋ１８＋１１１ｒａＬＩｌ１０１
’。
ｏｕｓｔＳｐｅｅｃｈ ａｎｄ Ｓｉｇ Ｐｒｏｃ、第
八５ＳＰ−２８巻、第５号、Ｃ１ａａＳＯｎ、 ｒ、＾
、 Ｃ，Ｈ，、ＨｅＣｋ１８＋１１１ｒａＬＩｌ１０１
’。
何、 Ｆ、 Ｇ、、 Ｐｅｃｋ、 Ｊ、 Ｂ、 ｆｌ、
、及びνａｌｌ １ｌＬＩＩ”ｋ、Ｎの“Ａ／Ｄ及び９
．／＾変換器のタイプミツクレンジを改溌するための信
号処理法′。
、及びνａｌｌ １ｌＬＩＩ”ｋ、Ｎの“Ａ／Ｄ及び９
．／＾変換器のタイプミツクレンジを改溌するための信
号処理法′。
（２１１９７８年７月、Ｉ［Ｅ［、ＴｒａｌｌＳ Ｃｔ
ｒｃ ａｎｄ Ｓｙｓ。
ｒｃ ａｎｄ Ｓｙｓ。
第ＣＡ Ｓ−２５巻、第７す、第４３６〜４４７頁に記
載されｔ： Ｔｅｗｋｓｂｕｒｙ、 Ｓ、に３．及び１
１ａｌｌｏｃｋ ｌ？、 Ｈ，の“Ｎ＞１オーダーの
オーバーナンブル、線型予測、及びノイズ整形コーダー
本発明において興味のある特別なタイプ回路は（例えば
線を予測コーダー等の他種のｆｉＩ回路ど対比される）
°″ノイズ整形コーダー″として知られている。
載されｔ： Ｔｅｗｋｓｂｕｒｙ、 Ｓ、に３．及び１
１ａｌｌｏｃｋ ｌ？、 Ｈ，の“Ｎ＞１オーダーの
オーバーナンブル、線型予測、及びノイズ整形コーダー
本発明において興味のある特別なタイプ回路は（例えば
線を予測コーダー等の他種のｆｉＩ回路ど対比される）
°″ノイズ整形コーダー″として知られている。
ノイズ整形コーダーの動作をｉｉＪ視化するー・つの方
法はそのアナログ入力に低周波プリエンファシスを施し
、信号の崩子化表坦に゛加えられる低周波デイエンファ
シスと平衡させる装置である。Ｍ子化ノイズは後の工程
しか適用されないため、ノイズは正味の低周波デイエン
ノアシスを経験し強化された低周波信号対ノイズ比を生
じる。この」二稈のグラノイツク表示を第１千守エキキ
図に示し、図を見れば自ずからお判りになると思う。
法はそのアナログ入力に低周波プリエンファシスを施し
、信号の崩子化表坦に゛加えられる低周波デイエンファ
シスと平衡させる装置である。Ｍ子化ノイズは後の工程
しか適用されないため、ノイズは正味の低周波デイエン
ノアシスを経験し強化された低周波信号対ノイズ比を生
じる。この」二稈のグラノイツク表示を第１千守エキキ
図に示し、図を見れば自ずからお判りになると思う。
アナログ領域フィルター（プリエンファシス）をデジタ
ル領域フィルター（デイエンファシス）と整合させる条
件により、これらのｆｆ素の選ＩＲは比較的簡単な設計
にＵｊ約される。このため、積分器及び微分器が通常、
それぞれ、アリエンファシス及びデイエンファシスとし
て選定される。この選定に関する一つの問題点は積分器
が過負荷になりがちなことである。この望ましくない現
鍮を克服Ｊるためのいくつかの手段が求められている。
ル領域フィルター（デイエンファシス）と整合させる条
件により、これらのｆｆ素の選ＩＲは比較的簡単な設計
にＵｊ約される。このため、積分器及び微分器が通常、
それぞれ、アリエンファシス及びデイエンファシスとし
て選定される。この選定に関する一つの問題点は積分器
が過負荷になりがちなことである。この望ましくない現
鍮を克服Ｊるためのいくつかの手段が求められている。
クラーヒン（Ｃｌａａｓｅｎ ）等が提案している、第
２図に示す、−・つの６Ｉｆ組１！ｔ′は、過負鈎のオ
ンゼットを検出り°るレベルセンサーがその出力に組み
入れられていて、積分の４４１四が５Ｉ生する詩にそれ
を反転させる積分器２を使用することである。同時に、
利得反転情報は簡単な２進データの流れとしてコード化
され、それはループ４内の准子化索ｆ３をバイパスに吊
子化データの利得修正をｂうフィルター８内の増幅器６
をｆｌＪ Ｉｌｌする。次に、このネットワークの出力
が微分器１０により）゛イ■ンファサイズされてＡ−Ｄ
変換を完了する。このＪ：うな回路の問題点は利得反転
信号がｍ了化工稈と１同Ｊｌ的であることである。これ
により、特に２つ以にの積分ステップを使用したい場合
にタ、イミング問題が生じることがある。
２図に示す、−・つの６Ｉｆ組１！ｔ′は、過負鈎のオ
ンゼットを検出り°るレベルセンサーがその出力に組み
入れられていて、積分の４４１四が５Ｉ生する詩にそれ
を反転させる積分器２を使用することである。同時に、
利得反転情報は簡単な２進データの流れとしてコード化
され、それはループ４内の准子化索ｆ３をバイパスに吊
子化データの利得修正をｂうフィルター８内の増幅器６
をｆｌＪ Ｉｌｌする。次に、このネットワークの出力
が微分器１０により）゛イ■ンファサイズされてＡ−Ｄ
変換を完了する。このＪ：うな回路の問題点は利得反転
信号がｍ了化工稈と１同Ｊｌ的であることである。これ
により、特に２つ以にの積分ステップを使用したい場合
にタ、イミング問題が生じることがある。
積分器過負荷を制御する公知の−ｂう一つの方法はその
出力の符号を感知して反対符号の一定のオンゼットをそ
の入力に加えることでル）る。しかしながら、積分器出
力の°°符Ｙ）感知”はまさに１ビットｍ子化本了にに
って行われる機能であり、最適帰還電圧は積分器範囲の
半分であり、ピッ１ヘサイズに等しい。従って、最も効
率的な解決方法は積分器のみの周りのループを使用する
のではなく（吊子化装置と積分器の）画素子の周りに量
子化装置の出力を帰還することである。この選択の結果
は、第３図に示すような公知の１次ノイズ整形ＡＤＣで
ある。
出力の符号を感知して反対符号の一定のオンゼットをそ
の入力に加えることでル）る。しかしながら、積分器出
力の°°符Ｙ）感知”はまさに１ビットｍ子化本了にに
って行われる機能であり、最適帰還電圧は積分器範囲の
半分であり、ピッ１ヘサイズに等しい。従って、最も効
率的な解決方法は積分器のみの周りのループを使用する
のではなく（吊子化装置と積分器の）画素子の周りに量
子化装置の出力を帰還することである。この選択の結果
は、第３図に示すような公知の１次ノイズ整形ＡＤＣで
ある。
第３図を参照として、入力信号Ｓ １．ｉ差分回路２０
を介して従来の２−変換形式により ｚ／（Ｚ−１）で示を積分Ｐ！２２へ与えられる。
を介して従来の２−変換形式により ｚ／（Ｚ−１）で示を積分Ｐ！２２へ与えられる。
１ビット酬子化装置２４が入力信号をデジタル化し−（
ノイズｑ（Ｚ）を生じる。出力仏間ｙは、Ｚ−１で示１
、遅延回路２６を介して１分回路２０へ帰還されそこで
入力から減じられる。
ノイズｑ（Ｚ）を生じる。出力仏間ｙは、Ｚ−１で示１
、遅延回路２６を介して１分回路２０へ帰還されそこで
入力から減じられる。
このような回路内のインバンド吊子化ノイズは別の帰還
ループを使用して低減することができる。。
ループを使用して低減することができる。。
この効果はプリエンファシス／デイ１ンフアシスかしな
がら、別の帰還ループを使用することによるｆｆｌｌｆ
ｆｌ点は回路が不安定状態に近（なって発振しやすくな
ることである。
がら、別の帰還ループを使用することによるｆｆｌｌｆ
ｆｌ点は回路が不安定状態に近（なって発振しやすくな
ることである。
ＳＮＲはｎビット激子化ユニットを使用し１「１〉１で
あるｎビットデジタルコードを与えて改善することもで
きる。このような構成を第４図にボし、第３図と同じ部
品は同じ参照番号で示しである。ｍ子化装置２４′はｎ
ビット出力を与え、ぞ−れは遅延回路２６を介してデジ
タル／７ｆログ変換器３０へ与えられアナログ入力を生
じそれが入力信号から減じられる。出／Ｊ ｙは次式で
表わりことができる。
あるｎビットデジタルコードを与えて改善することもで
きる。このような構成を第４図にボし、第３図と同じ部
品は同じ参照番号で示しである。ｍ子化装置２４′はｎ
ビット出力を与え、ぞ−れは遅延回路２６を介してデジ
タル／７ｆログ変換器３０へ与えられアナログ入力を生
じそれが入力信号から減じられる。出／Ｊ ｙは次式で
表わりことができる。
ＡＤＣ吊子化ノイズは（Ｚ−１）／７分の１に低減され
るが、ＤＡＣ変換によりさらにエラーが生じ、それはル
ープ動作にＪ、る影響を受けず達成可能なＳ Ｎ Ｈの
上限をセットする。
るが、ＤＡＣ変換によりさらにエラーが生じ、それはル
ープ動作にＪ、る影響を受けず達成可能なＳ Ｎ Ｈの
上限をセットする。
従って、ノイズ整形Ａ Ｉ） Ｃの性能改舊払は−・射
的にオーバーサンプリング比、コーダーのオーダーもし
くはｌ１化素子の語１を増大することを愚昧する。この
ようなＡＤＣの達成可能なダイナミツクレンジ（よ次式
により良好に近似表現することができる。
的にオーバーサンプリング比、コーダーのオーダーもし
くはｌ１化素子の語１を増大することを愚昧する。この
ようなＡＤＣの達成可能なダイナミツクレンジ（よ次式
により良好に近似表現することができる。
５ＮＲ＝６” ｎ＋−３”ｍ” （１＋２” ｐ）
１２）Ｓ Ｎ Ｒ−変換器全体のダイナミックレンジ
ｄＢｎ −変換器内の噴子化素子の語長 ｍ ＝ＪＪ木ナイ１−スト条件を越えるＡクターブ
数で表わした変換器内で使用するオ ーバーリンブリング間 ｐ −オーダー、丈なわら変換器内の帰；１ループ数 （２）式は］−グーのＡ−グー、オーバーリンブリング
比もしくは量ｆ化装置の語長をＩｌ’４大するといずれ
も変換器のダイノミツクレンジが増大することを示Ｊ。
１２）Ｓ Ｎ Ｒ−変換器全体のダイナミックレンジ
ｄＢｎ −変換器内の噴子化素子の語長 ｍ ＝ＪＪ木ナイ１−スト条件を越えるＡクターブ
数で表わした変換器内で使用するオ ーバーリンブリング間 ｐ −オーダー、丈なわら変換器内の帰；１ループ数 （２）式は］−グーのＡ−グー、オーバーリンブリング
比もしくは量ｆ化装置の語長をＩｌ’４大するといずれ
も変換器のダイノミツクレンジが増大することを示Ｊ。
コーダーのオーダーを増大すると安定性の問題が生じや
りい。Ａ−バーリンブリング比を増大すると、いずれ］
［程技術が所鮭のループ動作速度に対処できない点に辻
する。開了化菰首の分解能を＾めることはいくつかの叩
出により望ましくない。第１に、多ビツトＷ子化装置は
いくつかの比較器が正確に整合された性能を必飲とする
精′ｆｉ要糸ぐあり、単ビットｍ子化装置には１個の比
較器しか含まれていないため整合状態は存在しない。第
２に、多どツトｍＰ化装置を使用することは多ビット！
ｌｉｉ運、従って帰還ループの終端の多ピッｌ−ＤＡＣ
を意味し、それらによって〜雑件が増し変換本全体のＳ
ＮＲがυ１限される。
りい。Ａ−バーリンブリング比を増大すると、いずれ］
［程技術が所鮭のループ動作速度に対処できない点に辻
する。開了化菰首の分解能を＾めることはいくつかの叩
出により望ましくない。第１に、多ビツトＷ子化装置は
いくつかの比較器が正確に整合された性能を必飲とする
精′ｆｉ要糸ぐあり、単ビットｍ子化装置には１個の比
較器しか含まれていないため整合状態は存在しない。第
２に、多どツトｍＰ化装置を使用することは多ビット！
ｌｉｉ運、従って帰還ループの終端の多ピッｌ−ＤＡＣ
を意味し、それらによって〜雑件が増し変換本全体のＳ
ＮＲがυ１限される。
多ビットｍ子化装置を使用することによりノイズ整形Δ
ＤＣのＳＮＲを高め、信号の１ビット表示、ずなわら（
以後ＭＳＢで示す）最上位ビット、を帰還させることに
よりコスト及び複雑用を低減できることが現在判つ【い
る。帰還信号の１目的は低周波における積分器の過負面
を低減することであるため、これにより精度がＭ−持さ
れる。
ＤＣのＳＮＲを高め、信号の１ビット表示、ずなわら（
以後ＭＳＢで示す）最上位ビット、を帰還させることに
よりコスト及び複雑用を低減できることが現在判つ【い
る。帰還信号の１目的は低周波における積分器の過負面
を低減することであるため、これにより精度がＭ−持さ
れる。
本発明は、７す０グ入力（；１号と１１２１運仁同を比
較して両信号間の差に依存する出力を与える差分１段と
、差分手段の出力を受信して低周波ブリ土ンノ７シスを
与え且つｎビット（ｎ ＞ １ ） ｔｉｔ ７’化装
置の入力に接続されてその入力に加えられる（１１号の
ｎビット表現からなる出力信号を出力するフィードフォ
ワードフィルターと、量子化装置の出力１２０をＭ Ｓ
１３まで切り捨ててＭＳＢに依存する艙の帰還４ｔｉ
号を出力する１段と、帰還１３号を受信して差分手段へ
与えるように接続されたフィードバックノイルターと、
ＦＩＩ′Ｆ化装置の出力信号と結合される修正信号を出
力し帰還ループ内の切り１３て効果を補償する変換器回
路出力信号を出力するｈ正手段とを貝儀ηるアナログ／
デジタル変換器回路を提供する。
較して両信号間の差に依存する出力を与える差分１段と
、差分手段の出力を受信して低周波ブリ土ンノ７シスを
与え且つｎビット（ｎ ＞ １ ） ｔｉｔ ７’化装
置の入力に接続されてその入力に加えられる（１１号の
ｎビット表現からなる出力信号を出力するフィードフォ
ワードフィルターと、量子化装置の出力１２０をＭ Ｓ
１３まで切り捨ててＭＳＢに依存する艙の帰還４ｔｉ
号を出力する１段と、帰還１３号を受信して差分手段へ
与えるように接続されたフィードバックノイルターと、
ＦＩＩ′Ｆ化装置の出力信号と結合される修正信号を出
力し帰還ループ内の切り１３て効果を補償する変換器回
路出力信号を出力するｈ正手段とを貝儀ηるアナログ／
デジタル変換器回路を提供する。
本発明によると、７）−０グ／デジタル変換器は多ピッ
ｉ−出ｆ化装置の粘度を維持するが帰還ループ内ＣのＴ
ジタル／アノ」］グ変換器の使用が遺４Ｊらｈ６゜ｒｉ
ｔ Ｔ他装置信号１／） Ｍ Ｓ Ｂ ｌ、：依（ｊ
−４６信′Ｊ：３がＡノヒツトを与えるために差分手段
へ帰還され、最上位ビットがハイとなってフイードフオ
ワ・−ドフィルターが過負荷となる状況を示ｖＪ！！台
に、前記電几Ａ７ピツトにより入力信号の値がｔｌどな
ってフィードフォワードノイルター（８！１分器）内の
１．１号の大きさが低減され積分器の過ｇ菌の危険性を
低減Ｊるようにする。こうして変換器の粘度とノイズ低
減が維持される。
ｉ−出ｆ化装置の粘度を維持するが帰還ループ内ＣのＴ
ジタル／アノ」］グ変換器の使用が遺４Ｊらｈ６゜ｒｉ
ｔ Ｔ他装置信号１／） Ｍ Ｓ Ｂ ｌ、：依（ｊ
−４６信′Ｊ：３がＡノヒツトを与えるために差分手段
へ帰還され、最上位ビットがハイとなってフイードフオ
ワ・−ドフィルターが過負荷となる状況を示ｖＪ！！台
に、前記電几Ａ７ピツトにより入力信号の値がｔｌどな
ってフィードフォワードノイルター（８！１分器）内の
１．１号の大きさが低減され積分器の過ｇ菌の危険性を
低減Ｊるようにする。こうして変換器の粘度とノイズ低
減が維持される。
フィードフォワードフィルターは到来信号の積分１１能
と結合し、フィードバックフィルター４．Ｌ微分機能と
結合し１いる。しかしながら、多ループ帰還構造とされ
ている場合には、公知のＪ：うに、フィルターの各１１
ｆｌとの結合は・−層弱くなる。プリートンファシス／
デイエンファシス効！！査高めるｌこめに、帰還ループ
＃ｌＳ造は０次オーグーのリッチ−（Ｒｉｔｃｈｉｃ
）形式とし、ｎ＞１とすることがＣきる。また、０次フ
ィルターはｍ子化ユニツｉ・を本発明に従つ７．１１１
４する帰還ループとカスフード接続し、第１のループの
ノイードノオｆノードフィルターの出力がｔｆｉ ２の
フィードバックループの入力を与え最子化、］−ニット
の出力を結合し′Ｃ変換器回路の出力を生じるようにし
て提供することができる。
と結合し、フィードバックフィルター４．Ｌ微分機能と
結合し１いる。しかしながら、多ループ帰還構造とされ
ている場合には、公知のＪ：うに、フィルターの各１１
ｆｌとの結合は・−層弱くなる。プリートンファシス／
デイエンファシス効！！査高めるｌこめに、帰還ループ
＃ｌＳ造は０次オーグーのリッチ−（Ｒｉｔｃｈｉｃ
）形式とし、ｎ＞１とすることがＣきる。また、０次フ
ィルターはｍ子化ユニツｉ・を本発明に従つ７．１１１
４する帰還ループとカスフード接続し、第１のループの
ノイードノオｆノードフィルターの出力がｔｆｉ ２の
フィードバックループの入力を与え最子化、］−ニット
の出力を結合し′Ｃ変換器回路の出力を生じるようにし
て提供することができる。
更に、本発明は、入力信号を選択的に反転して低周波プ
リエンファシスを行うフィードフォワードフィルターを
介してｎビット（ｎ＞１）ｉｔイ化装置に信号を与えそ
の入力に加えられる信りの「１ビット表現からなる出力
信号を出力する手段ど、量子化４！置の出力信号をＭＳ
Ｂまで切り捨でてＭＳＢに依ｑする偵の帰還信号を出力
する１段と、帰還信号を受信して選定反転手段へうえイ
れをｉ、ｌ１１１１ｉするフィードバックフィルター手
段と、ｗ子化￥Ｘ首の出力信号を修正して入力信号の選
定反転効果を補償する変換器回路出力信号を出力Ｊ６修
正手段とを具備するアナログ／デジタル変ｙＡ器回路を
提供する。
リエンファシスを行うフィードフォワードフィルターを
介してｎビット（ｎ＞１）ｉｔイ化装置に信号を与えそ
の入力に加えられる信りの「１ビット表現からなる出力
信号を出力する手段ど、量子化４！置の出力信号をＭＳ
Ｂまで切り捨でてＭＳＢに依ｑする偵の帰還信号を出力
する１段と、帰還信号を受信して選定反転手段へうえイ
れをｉ、ｌ１１１１ｉするフィードバックフィルター手
段と、ｗ子化￥Ｘ首の出力信号を修正して入力信号の選
定反転効果を補償する変換器回路出力信号を出力Ｊ６修
正手段とを具備するアナログ／デジタル変ｙＡ器回路を
提供する。
本発明にＪ、ると史に、積分４の過１１向は）ｄ７化装
置の出力の最上位ビットが１となる時に選定反転手段を
制御して信号を反転させることに」：り避けることがで
きる。
置の出力の最上位ビットが１となる時に選定反転手段を
制御して信号を反転させることに」：り避けることがで
きる。
本発明のこの特徴１ユ甲−帰還径路と結合しＩご、個々
のｈ量子化ユニットがカスグー１１ｇ続されているカス
ケード構造に特に応用することがでさる。
のｈ量子化ユニットがカスグー１１ｇ続されているカス
ケード構造に特に応用することがでさる。
本発明のこの特ｍはリップ−−（旧ｔｃｈｉｅ ）形式
の帰還ループ構造に適用するのは困難である。しかしな
がら、１ニットがカスケード接続されＣいると、適切な
イ４号反転手段をＪｉｍ路の信号出力に接続してどのよ
うな信号反転１段がｈ動していても出り信号をましい符
舅に相持するよう保証するのは比較的的中なことＣある
。
の帰還ループ構造に適用するのは困難である。しかしな
がら、１ニットがカスケード接続されＣいると、適切な
イ４号反転手段をＪｉｍ路の信号出力に接続してどのよ
うな信号反転１段がｈ動していても出り信号をましい符
舅に相持するよう保証するのは比較的的中なことＣある
。
カスケード接続された帰還ループと結合した吊子化ユニ
ットからなるカスケード構造の本発明の実施例において
、カスタード構造内の最終吊子化ユニットだけがｎビッ
ト吊子化装置とする必要があり、残りの１量子化装置は
単ビットｔｎｆ化装置であることが判っている。これ番
よ、カスタード構造の最終ｔ１１．ｆ−化ユニツ１〜が
出力の精１ａに主としく占うし、他の吊子化ユニットは
出力４Ｇ 、＞Ｊにあまり寄与しないためｆｍｌｉな構
造とすることがｒぎるためであり、従って、この楊成に
より多ビットカスケード構造の１１ストが実質的に低減
される。
ットからなるカスケード構造の本発明の実施例において
、カスタード構造内の最終吊子化ユニットだけがｎビッ
ト吊子化装置とする必要があり、残りの１量子化装置は
単ビットｔｎｆ化装置であることが判っている。これ番
よ、カスタード構造の最終ｔ１１．ｆ−化ユニツ１〜が
出力の精１ａに主としく占うし、他の吊子化ユニットは
出力４Ｇ 、＞Ｊにあまり寄与しないためｆｍｌｉな構
造とすることがｒぎるためであり、従って、この楊成に
より多ビットカスケード構造の１１ストが実質的に低減
される。
「実施例」
次に、第５図〜第１３図を参照とし−で、図示する回路
の共通の特徴はぞれら全てがｌｊごットデータ流ではな
くｎビット出力語を出力Ｊること（・ある。これにより
、後のフィルター回路が著しく複雑になる。しかしなが
ら、想定される最大り１−１ツクレートＬｉ Ｉｊよ（
１０Ｈ１ｌｚであり、切呂二１ンデンサ積分器に五り１
ｔｌｌ限され、最大出力語長μＪ３よそ７である。（図
示せぬが）紹介する公知の濾波技術によりこれらの要求
に対処することかぐきる。
の共通の特徴はぞれら全てがｌｊごットデータ流ではな
くｎビット出力語を出力Ｊること（・ある。これにより
、後のフィルター回路が著しく複雑になる。しかしなが
ら、想定される最大り１−１ツクレートＬｉ Ｉｊよ（
１０Ｈ１ｌｚであり、切呂二１ンデンサ積分器に五り１
ｔｌｌ限され、最大出力語長μＪ３よそ７である。（図
示せぬが）紹介する公知の濾波技術によりこれらの要求
に対処することかぐきる。
第５図を参照として、本発明を説明する回路を示し、第
４図ど同じ部品には同じ参照番号をｆ・１シである。切
り捨【■ラー信２３丁がｒＪ号３２の帰還ループ内に１
１じ、吊子化装置１７７の出力信号のＭ Ｓ Ｂ、Ｌで
の切り（Ｓてを行う。切り捨て１シー１，４月は公知の
品であり、ＭＳＢを除ムした１ｄｒ化装置の出力Ｃある
。吊子化装置２４′は、現在の技術限界に従って、「）
〉１及びｎ＜７である、ｎビットＩｉ量子化装ｊである
。
４図ど同じ部品には同じ参照番号をｆ・１シである。切
り捨【■ラー信２３丁がｒＪ号３２の帰還ループ内に１
１じ、吊子化装置１７７の出力信号のＭ Ｓ Ｂ、Ｌで
の切り（Ｓてを行う。切り捨て１シー１，４月は公知の
品であり、ＭＳＢを除ムした１ｄｒ化装置の出力Ｃある
。吊子化装置２４′は、現在の技術限界に従って、「）
〉１及びｎ＜７である、ｎビットＩｉ量子化装ｊである
。
第５図のループ分析により、次の変換関係が４！１られ
る。
る。
ａ （Ｚ） ＝Ｓ （Ｚ） ＋ （Ｚ−１１Ｑ （ｚ）
／ｚ−１’ （ｚ）／ｚ １３１出力信号内の切り捨
て１ラ一項１，１、第６図に示づように、出力におい−
（それ自体のｈｔ部を加えることにより相殺され、ここ
で、切り捨て４Ａ Ｓ’Ｊ １−はユニツ１〜３４内で
ｙｔ延され加［！３６にＪ３いて出力に加えられる。従
って、 ｙ（ｚ）＝ａ（ｚ）１−Ｉ（ｚ）／１＝ｓ（ｚ）＋（ｚ
−１）”ｃＮｚ）／ｚ １４１となる。
／ｚ−１’ （ｚ）／ｚ １３１出力信号内の切り捨
て１ラ一項１，１、第６図に示づように、出力におい−
（それ自体のｈｔ部を加えることにより相殺され、ここ
で、切り捨て４Ａ Ｓ’Ｊ １−はユニツ１〜３４内で
ｙｔ延され加［！３６にＪ３いて出力に加えられる。従
って、 ｙ（ｚ）＝ａ（ｚ）１−Ｉ（ｚ）／１＝ｓ（ｚ）＋（ｚ
−１）”ｃＮｚ）／ｚ １４１となる。
この式６よ従来の１次甲ビットコーダに対して１！Ｉら
れるらのと１１１じであるが、ノイズ項が多ビット吊了
化′４Ａ置にふされしいことが重要な相違点である。弔
ピッＩ・システムに関して、このような中ビット帰還の
（ｈる多ビットｍ１化装置では）１腎形ノイズがＪｊよ
そ６” （ｆｌ−１）だ【ノ低減され、「１はｆ量子
化装置ζＣの分解能である。この低減はノーメズ給形及
び４−バーリン１リングにより１！１られる利点の他に
行われる。従って、第６図の回路は本発明の第１の実施
例を形ＪＡする。
れるらのと１１１じであるが、ノイズ項が多ビット吊了
化′４Ａ置にふされしいことが重要な相違点である。弔
ピッＩ・システムに関して、このような中ビット帰還の
（ｈる多ビットｍ１化装置では）１腎形ノイズがＪｊよ
そ６” （ｆｌ−１）だ【ノ低減され、「１はｆ量子
化装置ζＣの分解能である。この低減はノーメズ給形及
び４−バーリン１リングにより１！１られる利点の他に
行われる。従って、第６図の回路は本発明の第１の実施
例を形ＪＡする。
１次システムについ（前記したが、単ビット帰還及び出
力にお４Ｊるこの切り捨−（１ラーの修１１は（Ｉｌｉ
ｔｃｈｉｅ ）コーダー、３次リッチ−（旧ｔｃｈｉｃ
）コーダー、２次力スウード＝１−ダー及び３次カス
ケードコーダーを組み込んだ本発明の実施例を示す。い
ずれの場合にも、式中のｆｆ１ｆ化ノイズバリ−の実際
の大きさが６”（ｎ−１＞分の１に低減されることを除
けば、図中で臂られる伝達関数は単ビット近子化装置を
使用して得られるものと同じである。回路中に利（ｑ増
幅器を聯大してましい信号レベルを保存する必要がある
かも知れない。
力にお４Ｊるこの切り捨−（１ラーの修１１は（Ｉｌｉ
ｔｃｈｉｅ ）コーダー、３次リッチ−（旧ｔｃｈｉｃ
）コーダー、２次力スウード＝１−ダー及び３次カス
ケードコーダーを組み込んだ本発明の実施例を示す。い
ずれの場合にも、式中のｆｆ１ｆ化ノイズバリ−の実際
の大きさが６”（ｎ−１＞分の１に低減されることを除
けば、図中で臂られる伝達関数は単ビット近子化装置を
使用して得られるものと同じである。回路中に利（ｑ増
幅器を聯大してましい信号レベルを保存する必要がある
かも知れない。
本発明の重要な特徴は、どのようなコーダー構造を選定
し又も、各帰還ループ内の状態は多ビツト俸イ化による
影響を全く受けずψビット１量子化構成と同じままであ
ることである。積分器が範囲外どなったり吊子化装首が
過負仙となるよう＜ｉ余分な問題もむい。
し又も、各帰還ループ内の状態は多ビツト俸イ化による
影響を全く受けずψビット１量子化構成と同じままであ
ることである。積分器が範囲外どなったり吊子化装首が
過負仙となるよう＜ｉ余分な問題もむい。
１μｍ ０ＭＯ８技術を使用した公知の４甲ピッ１−
シスデムでは、積分ｉ！！ｉ動作は実行可能なループレ
ートをおよそ７．５Ｈ１ｌＺにυ１約ηる。ベースバン
ドを３０に１１２とすると、３火車ビットシステムによ
り達成可能な最大ＳＮＲはリッチ−（Ｉｌｉｔｃｈｉｅ
）構造に対してはおよそ１０５ｄＢでありカスケード
形式に対しては１１５ｄＢである。
シスデムでは、積分ｉ！！ｉ動作は実行可能なループレ
ートをおよそ７．５Ｈ１ｌＺにυ１約ηる。ベースバン
ドを３０に１１２とすると、３火車ビットシステムによ
り達成可能な最大ＳＮＲはリッチ−（Ｉｌｉｔｃｈｉｅ
）構造に対してはおよそ１０５ｄＢでありカスケード
形式に対しては１１５ｄＢである。
（且つ以上のザブ回路に生じる範囲外状態を防止するた
めにシステムに含めなければならないさまざまな利ＶＪ
ブロックの効果が寮なるために矛拮が生じる。）本発明
を採用すると、７ビツト檜了化装ｒｌが７．５Ｈ１ｌｚ
で作動している１ μｍｃＭＯ８では、ＳＮＲをおＪ、
そ３６ｄＢ改善することができる。
めにシステムに含めなければならないさまざまな利ＶＪ
ブロックの効果が寮なるために矛拮が生じる。）本発明
を採用すると、７ビツト檜了化装ｒｌが７．５Ｈ１ｌｚ
で作動している１ μｍｃＭＯ８では、ＳＮＲをおＪ、
そ３６ｄＢ改善することができる。
再び第７図を参照として、第６図と同じ部品は同じ参照
ｔｉ号で示しである。回路は２次リッチ−（ｆｌｉｔｃ
ｈｉｅ ） Ｔ］−グー形式であり、遅延２６から減ｎ
ユニット４２へ付加的な帰還ループ４０が設・プられ、
且つ（♂１分器４４が含まれている。従って、＠遠信号
は第２のループ４０内の減ｎ器４２において入力信５，
１から減じられ、次に積分器４４を介してさらに減淳器
２０へ送られ、そこで第１の帰還ループ内の信号が減じ
られる。帰還ループ内の切り捨てエラー信号を補償する
ために、１ｌｆｆｉ延ユニツト３４からの修正エラーが
×２の利得を自＝ｊる増幅器４６を介して加ｔ）器ユニ
ット３６へ送られ、さらに遅延ユニット４８を介してユ
ニット３６の減鋒人カへ送られる。
ｔｉ号で示しである。回路は２次リッチ−（ｆｌｉｔｃ
ｈｉｅ ） Ｔ］−グー形式であり、遅延２６から減ｎ
ユニット４２へ付加的な帰還ループ４０が設・プられ、
且つ（♂１分器４４が含まれている。従って、＠遠信号
は第２のループ４０内の減ｎ器４２において入力信５，
１から減じられ、次に積分器４４を介してさらに減淳器
２０へ送られ、そこで第１の帰還ループ内の信号が減じ
られる。帰還ループ内の切り捨てエラー信号を補償する
ために、１ｌｆｆｉ延ユニツト３４からの修正エラーが
×２の利得を自＝ｊる増幅器４６を介して加ｔ）器ユニ
ット３６へ送られ、さらに遅延ユニット４８を介してユ
ニット３６の減鋒人カへ送られる。
第８図は３次リッチ−（ＲｉｔｃｈｉＯ）コーダーを組
み込んだ本発明の実施例を示し、第７図と同じ部品は同
じ参照番号で示しである。第３の帰還ループ５０が遅延
ユニット２６と入力信号Ｓから帰還信号を減じる減Ｑ器
５２との間に接続されでおり、変更された入力信号は積
分器５４へ送られ、そこから減悼器ユニット４２へ送ら
れる。これらの帰還ループから生じる切り捨てエラー信
号を補償するために、補償回路は出力信号ａからＩｔ延
倍信号減じる減ｎ２！ｉＪニット６０に接続された２つ
の遅延コニツ１−５６．５８と、×３の利１ｑを有し加
算１ニット６４内の減算器６０からの出力信号に加えら
れる出力を出力する増幅器６２を含んでいる。増幅器６
２の出力はまたユニット６６において遅延され、遅延さ
れた信号は減算Ｐ！８：ｌニット６８において加１ｆｆ
ｉ６４の出力から減じられて出力信号ｙを出力する。
み込んだ本発明の実施例を示し、第７図と同じ部品は同
じ参照番号で示しである。第３の帰還ループ５０が遅延
ユニット２６と入力信号Ｓから帰還信号を減じる減Ｑ器
５２との間に接続されでおり、変更された入力信号は積
分器５４へ送られ、そこから減悼器ユニット４２へ送ら
れる。これらの帰還ループから生じる切り捨てエラー信
号を補償するために、補償回路は出力信号ａからＩｔ延
倍信号減じる減ｎ２！ｉＪニット６０に接続された２つ
の遅延コニツ１−５６．５８と、×３の利１ｑを有し加
算１ニット６４内の減算器６０からの出力信号に加えら
れる出力を出力する増幅器６２を含んでいる。増幅器６
２の出力はまたユニット６６において遅延され、遅延さ
れた信号は減算Ｐ！８：ｌニット６８において加１ｆｆ
ｉ６４の出力から減じられて出力信号ｙを出力する。
次に、第９図を参照として、カスケード形式に接続され
た２次ＡＤＣを有する本発明の実施例を示す。第６図と
同じ部品には同じ参照番号をイ１しである。第１及び第
２のｍ子化回路７０．７２があり、各回路は第６図と同
じ１次帰還回路を右する。しかしながら、回路７０の積
分！２２の出力は回路７２の減ｎ器ユニット２００入力
として与えられる。回路７０内のユニット３４からの切
り捨てエラー信号の遅延部は加算器ユニット７４ぐ回路
７２の出力に加えられ、］ユニット４の出力は微分回路
７６により微分され加詐器コニツ］・７８において、符
号８０の所に現われる回路７０の出ツノの遅延された信
号と加算される。こうして生じる出力信号ｙは加算器７
８から出力される。
た２次ＡＤＣを有する本発明の実施例を示す。第６図と
同じ部品には同じ参照番号をイ１しである。第１及び第
２のｍ子化回路７０．７２があり、各回路は第６図と同
じ１次帰還回路を右する。しかしながら、回路７０の積
分！２２の出力は回路７２の減ｎ器ユニット２００入力
として与えられる。回路７０内のユニット３４からの切
り捨てエラー信号の遅延部は加算器ユニット７４ぐ回路
７２の出力に加えられ、］ユニット４の出力は微分回路
７６により微分され加詐器コニツ］・７８において、符
号８０の所に現われる回路７０の出ツノの遅延された信
号と加算される。こうして生じる出力信号ｙは加算器７
８から出力される。
第１０図を参照として、本発明のらう一つの実施例を形
成（ｒるカスケード形式の３次帰ＩＡＡＤＣ構成を示す
。第９図と同じ部品には同じ参照番号を付しである。１
４ｊｊ路には第６図に示１ものと同じ単ループ帰還回路
がもう一つ回路９０に組み込Ｊ：れており、回路９０は
回路８０の積分器２２から入力を受信する。回路９ｏの
出力は加舜器回路９２にＪ３いて回路８０からの切り１
δでＩラー信号Ｔ２の遅延部と結合される。加算器回路
９２の出力は加算器回路９４において回路７０からの切
り捨てエラー信号■１の遅延部と結合される。回路９４
の出力は第１の微分器回路９６及び第２の微分器回路９
８において微分され回路８０及び７６からの他の信号に
加えられ加ｎ器回路７８に入力されて出力信号ｙを出力
する。
成（ｒるカスケード形式の３次帰ＩＡＡＤＣ構成を示す
。第９図と同じ部品には同じ参照番号を付しである。１
４ｊｊ路には第６図に示１ものと同じ単ループ帰還回路
がもう一つ回路９０に組み込Ｊ：れており、回路９０は
回路８０の積分器２２から入力を受信する。回路９ｏの
出力は加舜器回路９２にＪ３いて回路８０からの切り１
δでＩラー信号Ｔ２の遅延部と結合される。加算器回路
９２の出力は加算器回路９４において回路７０からの切
り捨てエラー信号■１の遅延部と結合される。回路９４
の出力は第１の微分器回路９６及び第２の微分器回路９
８において微分され回路８０及び７６からの他の信号に
加えられ加ｎ器回路７８に入力されて出力信号ｙを出力
する。
ＤＡＣ精皮ノイズはしばしば単ビツト帰還を有り−るシ
ステムではＭ視されるが、これは厳密に不正確である。
ステムではＭ視されるが、これは厳密に不正確である。
２レベルＤＡＣでざえレベル誤りを有しでいる。しかし
ながら、これらは１）ＡＣ内の利１！７及びオフセット
エラーにより特徴ずＧＪられ、（例えば、もう一つの利
（１ｔブ［１ツク等の）実際のシステムの！１ｉｉｌ運
ループに必酋＜ｊ他のブロックの利得及びオフセットエ
ラーとひとまとめにされる。
ながら、これらは１）ＡＣ内の利１！７及びオフセット
エラーにより特徴ずＧＪられ、（例えば、もう一つの利
（１ｔブ［１ツク等の）実際のシステムの！１ｉｉｌ運
ループに必酋＜ｊ他のブロックの利得及びオフセットエ
ラーとひとまとめにされる。
２レベルＤＡＣは外部！ｉＬ準ソースから供給チベきで
ある、もしくは少くともオンチップ基準ソースをｉＪＪ
整一４るのに外部要本を使用すべきであるという議論に
は相当の力がある。
ある、もしくは少くともオンチップ基準ソースをｉＪＪ
整一４るのに外部要本を使用すべきであるという議論に
は相当の力がある。
第２図及び参照１に記載された同ループノイズ整形法の
興味ある特徴の一つ（よ積分器のオーバーレンジ開題を
制御するのに電圧基準を必要としないことである。クラ
−セン（Ｃ１ａａｓｅｎ ） ’８がＩ＋！案じたオリ
ジナルシステムの欠点は利得υ制御スイツヂングとサン
プリングクロックが完全に２周上！的であることである
。この間ｖＡ＆ｉ本技術を８次コーダーに拡張する場合
にこのような算量ｌ１１（に号が魚増するために一層悲
化する。
興味ある特徴の一つ（よ積分器のオーバーレンジ開題を
制御するのに電圧基準を必要としないことである。クラ
−セン（Ｃ１ａａｓｅｎ ） ’８がＩ＋！案じたオリ
ジナルシステムの欠点は利得υ制御スイツヂングとサン
プリングクロックが完全に２周上！的であることである
。この間ｖＡ＆ｉ本技術を８次コーダーに拡張する場合
にこのような算量ｌ１１（に号が魚増するために一層悲
化する。
第６の実施例を第１１図に示ヴ。前記実施例ど同様に帰
還信号はＭ子化装置の出力のＭＳＢである。１次帰還ル
ープである第１１図においで、第５図と同じ部品は同じ
参照番号で示されでいる。
還信号はＭ子化装置の出力のＭＳＢである。１次帰還ル
ープである第１１図においで、第５図と同じ部品は同じ
参照番号で示されでいる。
帰還ループ内の遅延コニット２６の出力は増幅の符号を
決定するために増幅器１００のυ制御入力に加えられる
。け１化ユニットの出力のＭＳ１３は遅延ユニツｉ・２
６に加えられ、それは出力の符号に等しい。回路の出力
Ｃは次式で与えられる。
決定するために増幅器１００のυ制御入力に加えられる
。け１化ユニットの出力のＭＳ１３は遅延ユニツｉ・２
６に加えられ、それは出力の符号に等しい。回路の出力
Ｃは次式で与えられる。
Ｃ（Ｚ）＝Ｚ”Ｓ（Ｚ’）ＳＯｌｌ［Ｃ（Ｚ）／Ｚｌ／
（Ｚ−１）トＱ（Ｚ） ｆ５１信＠Ｃ＆ｉ積分器
１０２を介して増幅ｉ５１０４へ加えられ、その増幅符
号は遅延ユニットの出力により１．１１１１１される。
（Ｚ−１）トＱ（Ｚ） ｆ５１信＠Ｃ＆ｉ積分器
１０２を介して増幅ｉ５１０４へ加えられ、その増幅符
号は遅延ユニットの出力により１．１１１１１される。
従って、第１１図に示ηシス７ムの完全な伝達開数は次
のＪ：うになる。
のＪ：うになる。
Ｖ （ｚ） −ｓ （Ｚ）＋ｓｇｎ［ｃ （Ｚ）／Ｚげ
（Ｚ−１）” Ｑ ｆＺ）／ｚｍ子化ノイズの前の同号
ファクターの存在はそのノイズパワーとは無関係ぐある
。従って、（６）式は１次ノイズ整形ＡＤＣの等式を表
わＪｏここでも、使用する吊子化装置は多ビットとする
ことができ、従来の１ヒツトシステ１１と較べて著しい
改善がなされる。さらに、第１１図に示す構成は参照１
に示すオリジナルシステムに較べていくつかの利点を右
する。
（Ｚ−１）” Ｑ ｆＺ）／ｚｍ子化ノイズの前の同号
ファクターの存在はそのノイズパワーとは無関係ぐある
。従って、（６）式は１次ノイズ整形ＡＤＣの等式を表
わＪｏここでも、使用する吊子化装置は多ビットとする
ことができ、従来の１ヒツトシステ１１と較べて著しい
改善がなされる。さらに、第１１図に示す構成は参照１
に示すオリジナルシステムに較べていくつかの利点を右
する。
積分器利得スイップングの概念は第１２図及び第１３図
に示す高次のカスケードコーダーに拡４ＩＱすることが
できる。これらの構造において、カスケードの早期段階
における部子化ノイズは最終段階の出力式には生じない
。従って、最終ｍ子化装置だけを多ピッ１−はＰ化装置
とすればよい。予備吊子化素子は単ビットしか必要どせ
ず、これにより利得帰還構造は前記等価オフセット帰還
の場合よりｂ簡単となる。
に示す高次のカスケードコーダーに拡４ＩＱすることが
できる。これらの構造において、カスケードの早期段階
における部子化ノイズは最終段階の出力式には生じない
。従って、最終ｍ子化装置だけを多ピッ１−はＰ化装置
とすればよい。予備吊子化素子は単ビットしか必要どせ
ず、これにより利得帰還構造は前記等価オフセット帰還
の場合よりｂ簡単となる。
第１２図を参照として、第１１図のものと同じ部品は同
じ参照番号で示しである。第１の」Ｂ子化回路１１０は
内部に単ビット針子化装置１１２を有している。１過了
化装′ａ１１２への入力は第２の量子化回路１１４に入
力信号として送られる。第２のｆａｌ化回路の出力Ｃ２
は第１及び第２の微分器回路１１６．１１８を介して増
幅器１２０へ送られ、増幅符号は回路１１４の遅延ユニ
ット２６からの帰還信ＳｊにＪ、り制御される。増幅器
１２０の出力は増幅器１２２へ入力として加えられ、増
幅符号は回路１１０の遅延ユニット２６からの帰還１Ｆ
ｉｑにより制御される。
じ参照番号で示しである。第１の」Ｂ子化回路１１０は
内部に単ビット針子化装置１１２を有している。１過了
化装′ａ１１２への入力は第２の量子化回路１１４に入
力信号として送られる。第２のｆａｌ化回路の出力Ｃ２
は第１及び第２の微分器回路１１６．１１８を介して増
幅器１２０へ送られ、増幅符号は回路１１４の遅延ユニ
ット２６からの帰還信ＳｊにＪ、り制御される。増幅器
１２０の出力は増幅器１２２へ入力として加えられ、増
幅符号は回路１１０の遅延ユニット２６からの帰還１Ｆ
ｉｑにより制御される。
第１３図を参照として、第１２図のものと同じ部品は同
じ参照番号で示しである。第′１３図番１３次カスケー
ド接続ＡＤＣを貝齢する本発明の実施例を開示している
１、第１３図において、回路１１０と同じもう一つのｍ
１化回路１４０が設【プられておりそれは単ビットｈ量
子化ユニツｌ−１１２を有している。ｍ１化：Ｌニット
１１２の入力は増幅Ｚ：１００の入力に送られ、回ｆｆ
１１４０の遅延ユニット２６からの帰還信号は増幅器１
４４の増幅符号を＆ｌＪ ａｌｌするために送られ、増
幅器１４４は増幅器１２２の出力を受信して出力ｙを出
力Ｊる。適切な信号整形を行うｌこめに、もう一つ微分
器回路１４６が微分１６ｔ１１６，１１８と直列に接続
されでいる。
じ参照番号で示しである。第′１３図番１３次カスケー
ド接続ＡＤＣを貝齢する本発明の実施例を開示している
１、第１３図において、回路１１０と同じもう一つのｍ
１化回路１４０が設【プられておりそれは単ビットｈ量
子化ユニツｌ−１１２を有している。ｍ１化：Ｌニット
１１２の入力は増幅Ｚ：１００の入力に送られ、回ｆｆ
１１４０の遅延ユニット２６からの帰還信号は増幅器１
４４の増幅符号を＆ｌＪ ａｌｌするために送られ、増
幅器１４４は増幅器１２２の出力を受信して出力ｙを出
力Ｊる。適切な信号整形を行うｌこめに、もう一つ微分
器回路１４６が微分１６ｔ１１６，１１８と直列に接続
されでいる。
第１図はプリエンファシス及びデイエンファシスを使用
したアナログ／デジタル変換器回路内の吊子化装置のノ
イズ低減を承り一連の略図、第２図は公知の聞ループノ
イズ整形Ａ ｌ） Ｃの回路図、第３図は公知の１次帰
還ループ、Ｉｌｌビット、ノイズ整形Ａ Ｄ Ｃの回路
図、第１図は公知の１次１．０ ’＞’；！ループ、多
ビット、ノイズ整形ＡＤＣの回路図、第５図番、Ｌ本発
明の説明のために含めた１次、多ビツト吊子化装置、ノ
イズ整形ＡＤＣの回路図、第６図１１木発明の第１の実
清例に従った１次、多ビット量子化ｖＬ′ｔ１、ノイズ
整形ＡＤＣの回路図、第７図は本発明の絹２の実施例に
従った２次、多ビツト量子化装ｕ１ノイズ整形Ａ Ｄ
Ｃの回路図、第８図は本発明の第３の実ｍ＠に従った３
次、多ピッｌ−ｆｊｔｆ化Ｓ！４Ｖｌ、ノイズ整形ＡＤ
Ｃの回路図、第９図は本発明の第４の実施例に従った２
次多ビット間了・電装４カスケード接続、ノイズ整形Ａ
ＤＯの回路図、第１０図は本発明の第５図の実施例に従
った３数多ピッｌ−ｉｔ子化装置カスケード接続、ノイ
ズ整形ＡＤＣの１ω路図、第１１図は本発明の第６の実
／１ｌｌｌＰＡニ従った１次、多ヒツトｒａ、 ｆ 化
装Ｐ／ノイズ整形△ｌ） Ｃの回路図、第１２図は本発
明の第７の実施例に従ったカスケード接続、２次、多ビ
ット吊子化装置ノイズ整形ＡＤＣの回＋ｔｉＩ図、第１
３図は本発明の第８の実施例に従った３次、カスゲート
接続、多ビット量子化’ＪＡ ｈ’ｔノイズ整形ＡＤＣ
の回路図′Ｃ−ある。 参照符号の説明 ２０．４２，５２，６０．６８・・・減（１器２２．４
４，５４．１０２・・・積分♂２４’ 、７０，７２，
１１２，１１４・・・ａＩ化ｖｃｒ４ ２６．３４，４８，５６．５８．６６・・・′Ｎ、延器
３２．４０．５０．９０・・・帰還ループ３６．６４．
７４．７８．９４・・・加り器４６．６２，１００．
１２０． １２２． １４４・・・増幅器 ７６．９６．９８． １０４． １１６． １１８゜１
４６・・・微分器。
したアナログ／デジタル変換器回路内の吊子化装置のノ
イズ低減を承り一連の略図、第２図は公知の聞ループノ
イズ整形Ａ ｌ） Ｃの回路図、第３図は公知の１次帰
還ループ、Ｉｌｌビット、ノイズ整形Ａ Ｄ Ｃの回路
図、第１図は公知の１次１．０ ’＞’；！ループ、多
ビット、ノイズ整形ＡＤＣの回路図、第５図番、Ｌ本発
明の説明のために含めた１次、多ビツト吊子化装置、ノ
イズ整形ＡＤＣの回路図、第６図１１木発明の第１の実
清例に従った１次、多ビット量子化ｖＬ′ｔ１、ノイズ
整形ＡＤＣの回路図、第７図は本発明の絹２の実施例に
従った２次、多ビツト量子化装ｕ１ノイズ整形Ａ Ｄ
Ｃの回路図、第８図は本発明の第３の実ｍ＠に従った３
次、多ピッｌ−ｆｊｔｆ化Ｓ！４Ｖｌ、ノイズ整形ＡＤ
Ｃの回路図、第９図は本発明の第４の実施例に従った２
次多ビット間了・電装４カスケード接続、ノイズ整形Ａ
ＤＯの回路図、第１０図は本発明の第５図の実施例に従
った３数多ピッｌ−ｉｔ子化装置カスケード接続、ノイ
ズ整形ＡＤＣの１ω路図、第１１図は本発明の第６の実
／１ｌｌｌＰＡニ従った１次、多ヒツトｒａ、 ｆ 化
装Ｐ／ノイズ整形△ｌ） Ｃの回路図、第１２図は本発
明の第７の実施例に従ったカスケード接続、２次、多ビ
ット吊子化装置ノイズ整形ＡＤＣの回＋ｔｉＩ図、第１
３図は本発明の第８の実施例に従った３次、カスゲート
接続、多ビット量子化’ＪＡ ｈ’ｔノイズ整形ＡＤＣ
の回路図′Ｃ−ある。 参照符号の説明 ２０．４２，５２，６０．６８・・・減（１器２２．４
４，５４．１０２・・・積分♂２４’ 、７０，７２，
１１２，１１４・・・ａＩ化ｖｃｒ４ ２６．３４，４８，５６．５８．６６・・・′Ｎ、延器
３２．４０．５０．９０・・・帰還ループ３６．６４．
７４．７８．９４・・・加り器４６．６２，１００．
１２０． １２２． １４４・・・増幅器 ７６．９６．９８． １０４． １１６． １１８゜１
４６・・・微分器。
Claims (14)
- （１）アナログ入力信号と帰還信号とを比較して両信号
間の差に依存する出力を与える差分手段と、差分手段の
出力を受信して低周波プリエンファシスを与えるように
接続され且つｎビット（ｎ＞１）量子化装置の入力に接
続されてその入力に加わる信号のｎビット表現からなる
出力信号を出力するフィードフォワードフィルターと、
量子化装置の出力信号をＭＳＢまで切り捨ててＭＳＢに
依存する値の帰還信号を出力する手段と、帰還信号を受
信して差分手段へ与えるフィードバックフィルターと、
修正信号を出力して量子化装置の出力信号と結合させ、
帰還ループの切り捨て効果を補償する変換器回路出力信
号を生じる修正手段とを具備するアナログ／デジタル変
換器回路。 - （２）請求項（１）記載の変換器回路において、第２の
差分手段と第２のフィードフォワードフィルターが前記
フィードフォワードフィルターとｎビット量子化装置と
の間に接続されており、フィードバックフィルター手段
は第１及び第２の差分手段に接続されている変換器回路
。 - （３）請求項（２）記載の変換器回路において、第３の
差分手段及び第３のフィードフォワードフィルターが第
２のフィードフォワードフィルターとｎビットを量子化
装置との間に接続されており、フィードバックフィルタ
ーの出力が前記第２及び第３の差分手段に接続されてい
る変換器回路。 - （４）前記いずれかの請求項に記載の変換器回路におい
て、ｎビット量子化装置の入力は前記変換器回路と類似
の第２の変換器回路へアナログ入力信号として与えられ
、変換器回路出力信号はもう一つの結合手段により結合
される変換器回路。 - （５）請求項（４）記載の変換器回路において、第２の
変換器回路のｎビット量子化装置の入力は前記変換器回
路と類似の第３の変換器回路へ入力として与えられ、３
つの全ての変換器回路の変換器回路出力信号はもう一つ
の結合手段により結合される変換器回路。 - （６）前記いずれかの請求項に記載の変換器回路におい
て、量子化装置の出力のＭＳＢは帰還信号を構成する変
換器回路。 - （７）添付第６図〜第１０図に従つたアナログ／デジタ
ル変換器回路。 - （８）入力信号を選択的に反転しフィードフォワードフ
ィルターを介して供給してｎビット （ｎ＞１）量子化装置へ低周波プリエンファシスを与え
その入力に加わる信号のｎビット表現からなる出力信号
を出力する手段と、量子化装置の出力信号をＭＳＢまで
切り捨ててＭＳＢに依存する値の帰還信号を出力する手
段と、帰還信号を受信してそれを選定反転手段へ与えて
制御するフィードバックフィルターと、量子化装置の出
力信号を修正して入力信号の選定部の効果を補償する変
換器回路出力信号を出力する修正手段とを具備するアナ
ログ／デジタル変換器回路。 - （９）請求項（８）記載の回路において、前記変換器回
路と類似の第２のアナログ／デジタル変換器回路を含み
、第２の回路のフィードフォワードフィルターの出力は
第１の変換器回路の入力として加えられ、且つ第１の回
路の量子化装置出力信号を修正して第２の回路内に生じ
る選定部を補償する第２の修正手段を含む変換器回路。 - （１０）請求項（９）記載の回路において、前記変換器
回路と類似の第３のアナログ／デジタル変換器回路を含
み第３の回路のフィードフォワードフィルターの出力は
第２の変換器回路へ入力として加えられ、且つ第１の回
路の量子化装置出力信号を修正して第３の回路内に生じ
る選定反転を補償する第３の修正手段を含む変換器回路
。 - （１１）請求項（９）もしくは（１０）記載の回路にお
いて、第２及び／もしくは第３の回路は単ビット量子化
装置（ｎ＝１）を含む変換器回路。 - （１２）請求項（８）〜（１１）のいずれか一項に記載
の回路において、第１、第２及び／もしくは第３の回路
の帰還信号はＭＳＢからなる変換器回路。 - （１３）請求項（８）〜（１２）のいずれか一項記載の
回路において、第１、第２及び／もしくは第３の修正手
段は選定反転手段を具備し各帰還信号により制御される
変換器回路。 - （１４）実質的に添付第１１図〜第１３図を参照として
説明されたアナログ／デジタル変換器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8820878.0 | 1988-09-06 | ||
| GB8820878A GB2222495B (en) | 1988-09-06 | 1988-09-06 | Analog to digital converters |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186719A true JPH02186719A (ja) | 1990-07-23 |
Family
ID=10643132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1228481A Pending JPH02186719A (ja) | 1988-09-06 | 1989-09-05 | アナログ／デジタル変換器回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4987416A (ja) |
| EP (1) | EP0366229A3 (ja) |
| JP (1) | JPH02186719A (ja) |
| GB (1) | GB2222495B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485393A (en) * | 1990-08-30 | 1996-01-16 | Metricom, Inc. | Method and apparatus for measuring electrical parameters using a differentiating current sensor and a digital integrator |
| US5084702A (en) * | 1990-11-01 | 1992-01-28 | General Electric Company | Plural-order sigma-delta analog-to-digital converter using both single-bit and multiple-bit quantizers |
| US5329282A (en) * | 1992-03-02 | 1994-07-12 | Motorola, Inc. | Multi-bit sigma-delta analog-to-digital converter with reduced sensitivity to DAC nonlinearities |
| US5369403A (en) * | 1992-09-01 | 1994-11-29 | The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University | Dual quantization oversampling digital-to-analog converter |
| EP0948139B1 (en) | 1998-04-03 | 2002-11-27 | STMicroelectronics S.r.l. | Stabilization of single loop sigma delta modulators of a high order |
| WO2008047333A2 (en) * | 2006-10-17 | 2008-04-24 | University College Cork - National University Of Ireland, Cork | A delta-sigma modulator |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1271995A (en) * | 1984-07-05 | 1990-07-24 | Nec Corporation | Method and apparatus for converting an analog signal to a digital signal using an oversampling technique |
| GB2174566B (en) * | 1985-01-16 | 1989-09-20 | Plessey Co Plc | Apparatus and method for analogue to digital conversion |
| US4812815A (en) * | 1985-12-25 | 1989-03-14 | Sharp Kabushiki Kaisha | Digital-to-analog converter system |
-
1988
- 1988-09-06 GB GB8820878A patent/GB2222495B/en not_active Expired
-
1989
- 1989-08-04 EP EP19890307985 patent/EP0366229A3/en not_active Withdrawn
- 1989-08-08 US US07/390,545 patent/US4987416A/en not_active Expired - Fee Related
- 1989-09-05 JP JP1228481A patent/JPH02186719A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4987416A (en) | 1991-01-22 |
| GB2222495A (en) | 1990-03-07 |
| EP0366229A3 (en) | 1992-08-05 |
| GB2222495B (en) | 1992-07-15 |
| EP0366229A2 (en) | 1990-05-02 |
| GB8820878D0 (en) | 1988-10-05 |
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