JPH02187993A - 連想メモリ装置 - Google Patents
連想メモリ装置Info
- Publication number
- JPH02187993A JPH02187993A JP1006832A JP683289A JPH02187993A JP H02187993 A JPH02187993 A JP H02187993A JP 1006832 A JP1006832 A JP 1006832A JP 683289 A JP683289 A JP 683289A JP H02187993 A JPH02187993 A JP H02187993A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- line
- signal
- voltage
- brought
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
- G11C15/043—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using capacitive charge storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一般に連想メモリ装置に関し、特に、簡単
化されたメモリセル回路を有する連想メモリ装置に関す
る。
化されたメモリセル回路を有する連想メモリ装置に関す
る。
［従来の技術］
第８図は、従来の連想メモリ中のメモリセル回路の例を
示す回路図である。このメモリセル回路は、たとえば、
１９８５年に開催されたＩ ＥＥＥインターナショナル
争ソリソリッドステートーキッツ・コンフェレンスのダ
イジェスト・オフ・テクニカル会ペーパーズ（Ｐ、４２
−Ｐ、４３）に見られる。第８図を参照して、このメモ
リセルは、ＰＭＯ８）ランジスタ１３．１４およびＮＭ
ＯＳトランジスタ５ないし８によって構成されたデータ
信号を保持するためのＳＲＡＭ部と、ＮＭＯＳトランジ
スタ９ないし１２により構成された一致検出部とを含む
。ＳＲＡＭ部は、ワード線ＷＬとビット線ＢＬ、ＢＬと
に接続される。一致検出部は、一致検出線ＭＬとビット
線ＢＬ、ＢＬとに接続される。
示す回路図である。このメモリセル回路は、たとえば、
１９８５年に開催されたＩ ＥＥＥインターナショナル
争ソリソリッドステートーキッツ・コンフェレンスのダ
イジェスト・オフ・テクニカル会ペーパーズ（Ｐ、４２
−Ｐ、４３）に見られる。第８図を参照して、このメモ
リセルは、ＰＭＯ８）ランジスタ１３．１４およびＮＭ
ＯＳトランジスタ５ないし８によって構成されたデータ
信号を保持するためのＳＲＡＭ部と、ＮＭＯＳトランジ
スタ９ないし１２により構成された一致検出部とを含む
。ＳＲＡＭ部は、ワード線ＷＬとビット線ＢＬ、ＢＬと
に接続される。一致検出部は、一致検出線ＭＬとビット
線ＢＬ、ＢＬとに接続される。
書込動作において、データ信号「１」がこのメモリセル
に書込まれる場合、ワード線ＷＬおよびビット線ＢＬが
電源電圧Ｖｃｃレベル（以下高レベルという）にもたら
され、ビット線ＢＬが接地電圧レベル（以下低レベルと
いう）にもたらされる。したがって、トランジスタ６お
よび１４がオンし、トランジスタ７および１３がオフす
る。ワード線ＷＬが低レベルにもたらされた後、トラン
ジスタ５および８はオフするので、その結果ＳＲＡＭ部
中にデータ信号「１」が保持される。一方、データ信号
「０」がこのメモリセルに書込まれる場合、ワード線Ｗ
Ｌおよびビット線１丁が高レベルにもたらされ、ビット
線ＢＬが低レベルにもたらされる。
に書込まれる場合、ワード線ＷＬおよびビット線ＢＬが
電源電圧Ｖｃｃレベル（以下高レベルという）にもたら
され、ビット線ＢＬが接地電圧レベル（以下低レベルと
いう）にもたらされる。したがって、トランジスタ６お
よび１４がオンし、トランジスタ７および１３がオフす
る。ワード線ＷＬが低レベルにもたらされた後、トラン
ジスタ５および８はオフするので、その結果ＳＲＡＭ部
中にデータ信号「１」が保持される。一方、データ信号
「０」がこのメモリセルに書込まれる場合、ワード線Ｗ
Ｌおよびビット線１丁が高レベルにもたらされ、ビット
線ＢＬが低レベルにもたらされる。
読出動作において、メモリセルにストアされたデータ信
号「１」が読出される場合、まず、ビット線ＢＬ、ＢＬ
が電圧Ｖ ｃ ｃ ／ ２にプリチャージされる。次に
、ワード線ＷＬが高レベルにもたらされる。ＳＲＡＭ部
にはデータ信号「１」がストアされているので、ノード
Ｂ１が低レベル、ノードＢ２が高レベルにもたらされて
いる。したがって、ワード線ＷＬの高レベルの電圧に応
答してトランジスタ５および８がオンした後、ビット線
ＢＬの電圧が上昇し、ビット線ＢＬの電圧は下降する。
号「１」が読出される場合、まず、ビット線ＢＬ、ＢＬ
が電圧Ｖ ｃ ｃ ／ ２にプリチャージされる。次に
、ワード線ＷＬが高レベルにもたらされる。ＳＲＡＭ部
にはデータ信号「１」がストアされているので、ノード
Ｂ１が低レベル、ノードＢ２が高レベルにもたらされて
いる。したがって、ワード線ＷＬの高レベルの電圧に応
答してトランジスタ５および８がオンした後、ビット線
ＢＬの電圧が上昇し、ビット線ＢＬの電圧は下降する。
この電圧変化をセンスアンプ（図示せず）により増幅す
ることによって、信号「１」が読出される。一方、デー
タ信号「０」の読出動作も同様に行なわれる。
ることによって、信号「１」が読出される。一方、デー
タ信号「０」の読出動作も同様に行なわれる。
次に、一致検出動作について説明する。以下の説明では
、メモリセルにデータ信号「１」がストアされている場
合について説明する。まず、一致検出線ＭＬが電源電圧
Ｖｃｃにプリチャージされる。また、ワード線ＷＬが接
地電圧にもたらされる。ＳＲＡＭ部中に信号「１」が保
持されているので、トランジスタ１０はオフし、トラン
ジスタ１２がオンしている。この状態で、比較のための
データ信号がビット線ＢＬ、ＢＬを介してこのメモリセ
ルに与えられる。たとえば、比較のだめの比較データ信
号「１」が与えられるとき、ビット線ＢＬが高レベルに
もたらされ、かつ、ビット線ＢＬが低レベルにもたらさ
れる。前述のように、このメモリセルにストアされたデ
ータ信号「１」に応答して、既に、トランジスタ１０が
オフし、トランジスタ１２がオンしている。トランジス
タ９および１１は、ビット線ＢＬの高レベルの電圧およ
びビット線ＢＬの低レベルの電圧に応答してそれぞれオ
ン、オフする。その結果、一致検出線ＭＬはトランジス
タ９ないし１２を介して接地に接続されない。
、メモリセルにデータ信号「１」がストアされている場
合について説明する。まず、一致検出線ＭＬが電源電圧
Ｖｃｃにプリチャージされる。また、ワード線ＷＬが接
地電圧にもたらされる。ＳＲＡＭ部中に信号「１」が保
持されているので、トランジスタ１０はオフし、トラン
ジスタ１２がオンしている。この状態で、比較のための
データ信号がビット線ＢＬ、ＢＬを介してこのメモリセ
ルに与えられる。たとえば、比較のだめの比較データ信
号「１」が与えられるとき、ビット線ＢＬが高レベルに
もたらされ、かつ、ビット線ＢＬが低レベルにもたらさ
れる。前述のように、このメモリセルにストアされたデ
ータ信号「１」に応答して、既に、トランジスタ１０が
オフし、トランジスタ１２がオンしている。トランジス
タ９および１１は、ビット線ＢＬの高レベルの電圧およ
びビット線ＢＬの低レベルの電圧に応答してそれぞれオ
ン、オフする。その結果、一致検出線ＭＬはトランジス
タ９ないし１２を介して接地に接続されない。
一方、比較データ信号「０」が与えられるとき、ビット
線ＢＬが低レベルにもたらされ、ビット線ＢＬが高レベ
ルにもたらされる。トランジスタ１１は、ビット線ＢＬ
の高レベルの電圧に応答してオンする。したがって、一
致検出線ＭＬがトランジスタ１１および１２を介して接
地に接続されるので、一致検出線ＭＬが低レベルにもた
らされる。
線ＢＬが低レベルにもたらされ、ビット線ＢＬが高レベ
ルにもたらされる。トランジスタ１１は、ビット線ＢＬ
の高レベルの電圧に応答してオンする。したがって、一
致検出線ＭＬがトランジスタ１１および１２を介して接
地に接続されるので、一致検出線ＭＬが低レベルにもた
らされる。
データ信号「０」がメモリセルにストアされていた場合
の一致検出動作も、上記の説明と同様に行なわれるので
、その説明が省略される。
の一致検出動作も、上記の説明と同様に行なわれるので
、その説明が省略される。
このようにして、一致検出線ＭＬの電圧がデータ信号の
比較結果に応答して変化するので、一致検出線ＭＬの電
圧を検出することによって比較結果が検出される。
比較結果に応答して変化するので、一致検出線ＭＬの電
圧を検出することによって比較結果が検出される。
第９図は、従来の連想メモリのメモリセル回路のもう１
つの例を示す回路図である。この例は、たとえば、１９
８７年の電子情報通信学会技術研究報告（ＣＰＳＹ８７
−３３）の小倉他によるｒ２０ｋＢ ＣＡＭ ＬＳ
ＩＪと題された論文（Ｐ、３１ないしＰ、３７）に見
られる。第９図を参照して、このメモリセルは、ＮＭＯ
５）ランジスタ１５ないし１８および抵抗２２．２３に
よって構成されたＳＲＡＭ部と、ＮＭＯＳトランジスタ
１９ないし２１によって構成された一致検出部とを含む
。ＳＲＡＭ部は、ワード線ＷＬおよびビット線ＢＬ、Ｂ
Ｌに接続される。一致検出部は、検索データ信号が与え
られる検索データ線ＳＬ。
つの例を示す回路図である。この例は、たとえば、１９
８７年の電子情報通信学会技術研究報告（ＣＰＳＹ８７
−３３）の小倉他によるｒ２０ｋＢ ＣＡＭ ＬＳ
ＩＪと題された論文（Ｐ、３１ないしＰ、３７）に見
られる。第９図を参照して、このメモリセルは、ＮＭＯ
５）ランジスタ１５ないし１８および抵抗２２．２３に
よって構成されたＳＲＡＭ部と、ＮＭＯＳトランジスタ
１９ないし２１によって構成された一致検出部とを含む
。ＳＲＡＭ部は、ワード線ＷＬおよびビット線ＢＬ、Ｂ
Ｌに接続される。一致検出部は、検索データ信号が与え
られる検索データ線ＳＬ。
ＳＬおよび一致検出線ＭＬに接続される。
一致検出動作において、検索データ信号の相反する電圧
が検索データ線ＳＬ、ＳＬに与えられる。
が検索データ線ＳＬ、ＳＬに与えられる。
ＳＲＡＭ部にはデータ信号が保持されているので、ノー
ドＣ１またはＣ２のいずれかが高レベルにもたらされて
いる。たとえば、ノードＣ２の電圧が高レベルであると
き、検索データ線ＳＬを高レベルにもたらすような検索
データが与えられると、トランジスタ１９がオンする。
ドＣ１またはＣ２のいずれかが高レベルにもたらされて
いる。たとえば、ノードＣ２の電圧が高レベルであると
き、検索データ線ＳＬを高レベルにもたらすような検索
データが与えられると、トランジスタ１９がオンする。
したがって、一致検出線ＭＬが低レベルの電圧にもたら
される。すなわち、第９図に示すメモリセルにおいても
、第８図の場合と同様に一致検出動作を行なうことがで
きる。
される。すなわち、第９図に示すメモリセルにおいても
、第８図の場合と同様に一致検出動作を行なうことがで
きる。
［発明が解決しようとする課題］
第８図に示すメモリセルは、１０個の素子を要する。ま
た、第９図に示すメモリセルは、９個の素子を要する。
た、第９図に示すメモリセルは、９個の素子を要する。
すなわち、従来の連想メモリ中のメモリセルは、１セル
あたりに必要とされる素子数が多いので、回路が複雑と
なる。その結果、連想メモリの高集積化が難しいという
課題があった。
あたりに必要とされる素子数が多いので、回路が複雑と
なる。その結果、連想メモリの高集積化が難しいという
課題があった。
この発明は、上記のような課題を解決するためになされ
たもので、連想メモリ装置においてメモリセル回路を簡
単化することを目的とする。
たもので、連想メモリ装置においてメモリセル回路を簡
単化することを目的とする。
この発明にとって特に興味のある先行技術の例は、特開
昭６３−９６７９９号公報に見られる。
昭６３−９６７９９号公報に見られる。
この例は、連想メモリを開示し、そこでは一致検出動作
を命令するための信号を要することなく一致検出動作を
行なうことが可能な相補型メモリセル回路が見られる。
を命令するための信号を要することなく一致検出動作を
行なうことが可能な相補型メモリセル回路が見られる。
［課題を解決するための手段〕
この発明に係る連想メモリ装置は、各々が少なくとも１
つのメモリセルに接続された、第１および第２のビット
線と、ワード線と、一致検出動作を命令するための命令
信号をメモリセルに伝える命令線と、一致検出の結果を
示す信号をメモリセルから出力する一致検出線とを含む
。メモリセルは、ワード線信号に応答して第１のビット
線のデータ信号を保持するデータ保持手段と、一致検出
線°と所定の第１の電位との間に接続された第１のスイ
ッチング素子と、命令線信号に応答して第１のスイッチ
ング素子を制御する第１の制御手段と、データ保持手段
中に保持されたデータ信号に応答して第１のスイッチン
グ素子を制御する第２の制御手段とを含む。
つのメモリセルに接続された、第１および第２のビット
線と、ワード線と、一致検出動作を命令するための命令
信号をメモリセルに伝える命令線と、一致検出の結果を
示す信号をメモリセルから出力する一致検出線とを含む
。メモリセルは、ワード線信号に応答して第１のビット
線のデータ信号を保持するデータ保持手段と、一致検出
線°と所定の第１の電位との間に接続された第１のスイ
ッチング素子と、命令線信号に応答して第１のスイッチ
ング素子を制御する第１の制御手段と、データ保持手段
中に保持されたデータ信号に応答して第１のスイッチン
グ素子を制御する第２の制御手段とを含む。
［作用コ
この発明における連想メモリ装置では、メモリセルが簡
単化された回路手段によって構成されるので、メモリセ
ル回路が簡単化される。
単化された回路手段によって構成されるので、メモリセ
ル回路が簡単化される。
［発明の実施例］
第１図は、この発明の一実施例を示す連想メモリ中のメ
モリセルの回路図である。第１図を参照して、このメモ
リセルＭＣは、ビット線ＢＬとＢＬとの間に直列に接続
されたＮＭＯ５）ランジスタ２，３と、ビット１ｊｌＢ
Ｌとトランジスタ３のゲートとの間に接続されたＮＭＯ
３）ランジスタ１と、一致検出線ＭＬと接地電位との間
に接続されたＮＭＯ３）ランジスタ４とを含む。トラン
ジスタ１はそのゲートがワード線ＷＬに接続される。
モリセルの回路図である。第１図を参照して、このメモ
リセルＭＣは、ビット線ＢＬとＢＬとの間に直列に接続
されたＮＭＯ５）ランジスタ２，３と、ビット１ｊｌＢ
Ｌとトランジスタ３のゲートとの間に接続されたＮＭＯ
３）ランジスタ１と、一致検出線ＭＬと接地電位との間
に接続されたＮＭＯ３）ランジスタ４とを含む。トラン
ジスタ１はそのゲートがワード線ＷＬに接続される。
トランジスタ２は、そのゲートが一致検出準備線ＭＬＩ
に接続される。トランジスタ４は、そのゲートがトラン
ジスタ２および３の接続ノードＮａに接続される。トラ
ンジスタ３は、そのゲートと接地電位との間にゲート容
量５を有する。また、トランジスタ４は、そのゲートと
接地電位との間にゲート容量６を有する。トランジスタ
１および容量５がデータ保持回路を構成する。また、ト
ランジスタ２ないし４および容量６が一致検出回路を構
成する。一致検出準備線ＭＬ１には、後述する準備線駆
動回路によって一致検出動作を命令するためのパルスが
与えられる。なお、電源電位Ｖｃｃと一致検出線ＭＬと
の間に一致検出線ＭＬを予めプリチャージするためのＮ
ＭＯ５）ランジスタフが接続される。
に接続される。トランジスタ４は、そのゲートがトラン
ジスタ２および３の接続ノードＮａに接続される。トラ
ンジスタ３は、そのゲートと接地電位との間にゲート容
量５を有する。また、トランジスタ４は、そのゲートと
接地電位との間にゲート容量６を有する。トランジスタ
１および容量５がデータ保持回路を構成する。また、ト
ランジスタ２ないし４および容量６が一致検出回路を構
成する。一致検出準備線ＭＬ１には、後述する準備線駆
動回路によって一致検出動作を命令するためのパルスが
与えられる。なお、電源電位Ｖｃｃと一致検出線ＭＬと
の間に一致検出線ＭＬを予めプリチャージするためのＮ
ＭＯ５）ランジスタフが接続される。
次に、動作について説明する。
書込動作において、データ信号「１」がメモリセルに書
込まれる場合について説明する。ワード線ＷＬおよびビ
ット線ＢＬが電源電圧Ｖｃｃレベル（以下高レベルとい
う）にもたらされ、ビット線ＢＬが接地電圧（以下低レ
ベルという）にもたらされる。また、一致検出準備線Ｍ
ＬＩも低レベルにもたらされる。トランジスタ１はワー
ド線ＷＬの電圧に応答してオンし、トランジスタ３のゲ
ート容量５がビット線ＢＬの高レベルの電圧により充電
される。この後ワード線ＷＬの電圧が降下するので、ト
ランジスタ１がオフする。ゲート容ｆｆ１５により保持
された電荷はリークにより徐々に失われるので、一般に
知られているダイナミックランダムアクセスメモリにお
いて利用されている定期的なリフレッシュ動作が行なわ
れ、データ信号が保持され続ける。一方、データ信号「
０」が書込まれる場合は、ビット線ＢＬが低レベルにも
たらされ、ビット線ＢＬが高レベルにもたらされる。上
記と同様にして、トランジスタ３のゲート容量５には低
レベルの電圧が保持される。
込まれる場合について説明する。ワード線ＷＬおよびビ
ット線ＢＬが電源電圧Ｖｃｃレベル（以下高レベルとい
う）にもたらされ、ビット線ＢＬが接地電圧（以下低レ
ベルという）にもたらされる。また、一致検出準備線Ｍ
ＬＩも低レベルにもたらされる。トランジスタ１はワー
ド線ＷＬの電圧に応答してオンし、トランジスタ３のゲ
ート容量５がビット線ＢＬの高レベルの電圧により充電
される。この後ワード線ＷＬの電圧が降下するので、ト
ランジスタ１がオフする。ゲート容ｆｆ１５により保持
された電荷はリークにより徐々に失われるので、一般に
知られているダイナミックランダムアクセスメモリにお
いて利用されている定期的なリフレッシュ動作が行なわ
れ、データ信号が保持され続ける。一方、データ信号「
０」が書込まれる場合は、ビット線ＢＬが低レベルにも
たらされ、ビット線ＢＬが高レベルにもたらされる。上
記と同様にして、トランジスタ３のゲート容量５には低
レベルの電圧が保持される。
次に、データ信号ｒｌＪを読出す場合の読出動作につい
て説明する。ワード線ＷＬの電圧が低レベルのとき、予
めビット線ＢＬ、Ｂでの両方が電圧Ｖｃｃ／２にもたら
される。また、一致検出準備線ＭＬＩは低レベルにもた
らされる。ワード線ＷＬの電圧が高レベルに立上がると
、トランジスタ１がオンする。したがって、トランジス
タ３のゲート容量５に充電されていた正の電荷がビット
線ＢＬに与えられ、ビット線ＢＬの電圧が上昇する。こ
の電圧変化はセンスアンプによって増幅される。一方、
データ信号「０」が読出される場合、ビット線ＢＬの電
荷がトランジスタ１を介してゲート容ｊ１５に流入する
ので、ビット線ＢＬの電圧が下降する。したがって、こ
の場合においても、ビット線ＢＬの電圧変化がセンスア
ンプによって増幅される。
て説明する。ワード線ＷＬの電圧が低レベルのとき、予
めビット線ＢＬ、Ｂでの両方が電圧Ｖｃｃ／２にもたら
される。また、一致検出準備線ＭＬＩは低レベルにもた
らされる。ワード線ＷＬの電圧が高レベルに立上がると
、トランジスタ１がオンする。したがって、トランジス
タ３のゲート容量５に充電されていた正の電荷がビット
線ＢＬに与えられ、ビット線ＢＬの電圧が上昇する。こ
の電圧変化はセンスアンプによって増幅される。一方、
データ信号「０」が読出される場合、ビット線ＢＬの電
荷がトランジスタ１を介してゲート容ｊ１５に流入する
ので、ビット線ＢＬの電圧が下降する。したがって、こ
の場合においても、ビット線ＢＬの電圧変化がセンスア
ンプによって増幅される。
次に、一致検出動作について説明する。
第２図は、第１図に示すメモリセルの一致検出動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
第２図（ａ）は、データ信号「１」がメモリセルにスト
アされ、検索のための比較データ信号「１」が与えられ
る場合を示す。第２図（ｂ）は、データ信号「１」がス
トアされ、比較データ信号「０」が与えられる場合を示
す。第２図（ｃ）は、データ信号「０」がストアされ、
比較データ信号「１」が与えられる場合を示す。第２図
（ｄ）は、データ信号「０」がストアされ、比較データ
信号「０」が与えられる場合を示す。
アされ、検索のための比較データ信号「１」が与えられ
る場合を示す。第２図（ｂ）は、データ信号「１」がス
トアされ、比較データ信号「０」が与えられる場合を示
す。第２図（ｃ）は、データ信号「０」がストアされ、
比較データ信号「１」が与えられる場合を示す。第２図
（ｄ）は、データ信号「０」がストアされ、比較データ
信号「０」が与えられる場合を示す。
第２図（ａ）ないしくｄ）のいずれの場合においても、
最初にトランジスタ７が高レベルのプリチャージ信号Ｌ
Ｐに応答してオンし、一致検出線ＭＬが高レベルにもた
らされる。これに加えて、ワード線ＷＬが低レベルにも
たらされ、したがってトランジスタ１がオフし続ける。
最初にトランジスタ７が高レベルのプリチャージ信号Ｌ
Ｐに応答してオンし、一致検出線ＭＬが高レベルにもた
らされる。これに加えて、ワード線ＷＬが低レベルにも
たらされ、したがってトランジスタ１がオフし続ける。
第２図（ａ）に示す場合では、比較データ信号が「１」
であるので、ビット線ＢＬが高レベルにもたらされ、ビ
ット線ＢＬが低レベルにもたらされる。このとき、一致
検出動作を命令するためのパルス信号が後述する準備線
駆動回路２８により一致検出準備線ＭＬＩに与えられる
。すなわち、第２図（ａ）に示すように、時刻ｔ１では
準備線ＭＬＩの電圧が低レベルであるが、時刻ｔ２から
ｔ３までの間準備線ＭＬ１が高レベルにもたらされる。
であるので、ビット線ＢＬが高レベルにもたらされ、ビ
ット線ＢＬが低レベルにもたらされる。このとき、一致
検出動作を命令するためのパルス信号が後述する準備線
駆動回路２８により一致検出準備線ＭＬＩに与えられる
。すなわち、第２図（ａ）に示すように、時刻ｔ１では
準備線ＭＬＩの電圧が低レベルであるが、時刻ｔ２から
ｔ３までの間準備線ＭＬ１が高レベルにもたらされる。
したがって、時刻ｔ２ないしｔ３の期間においてトラン
ジスタ２がオンする。一方、トランジスタ３は、ゲート
容量５によって保持された高レベルの電圧に応答してオ
ンしている。したがって、時刻ｔ２ないしｔ３の間の期
間においてノードＮａはトランジスタ２および３のオン
抵抗によって決まる中間電圧Ｖｃ ｃ／２にもたらされ
る。
ジスタ２がオンする。一方、トランジスタ３は、ゲート
容量５によって保持された高レベルの電圧に応答してオ
ンしている。したがって、時刻ｔ２ないしｔ３の間の期
間においてノードＮａはトランジスタ２および３のオン
抵抗によって決まる中間電圧Ｖｃ ｃ／２にもたらされ
る。
時刻ｔ３の後、トランジスタ２が再びオフするので、ノ
ードＮａは再び低レベルにもたらされる。
ードＮａは再び低レベルにもたらされる。
時刻ｔ４においてトランジスタ７が低レベルのプリチャ
ージ信号ＬＰに応答してオフするので、致検出線ＭＬが
フローティング状態にもたらされる。トランジスタ４は
、ノードＮａの低レベルの電圧に応答してオフするので
、このメモリセルの一致検出結果により一致検出線ＭＬ
の電圧は変化しない。
ージ信号ＬＰに応答してオフするので、致検出線ＭＬが
フローティング状態にもたらされる。トランジスタ４は
、ノードＮａの低レベルの電圧に応答してオフするので
、このメモリセルの一致検出結果により一致検出線ＭＬ
の電圧は変化しない。
次に、第２図（ｂ）に示す場合では、ビット線ＢＬが低
レベルにもたらされ、ビット線■が高レベルにもたらさ
れる。したがって、時刻ｔ２ないしｔ３の期間において
ノードＮａが中間電圧Ｖｃｃ／２にもたらされた後、ノ
ードＮａの電圧が高レベルに変化する。トランジスタ４
は、ノードＮａの高レベルの電圧に応答してオンする。
レベルにもたらされ、ビット線■が高レベルにもたらさ
れる。したがって、時刻ｔ２ないしｔ３の期間において
ノードＮａが中間電圧Ｖｃｃ／２にもたらされた後、ノ
ードＮａの電圧が高レベルに変化する。トランジスタ４
は、ノードＮａの高レベルの電圧に応答してオンする。
したがって、時刻ｔ４の後、一致検出線ＭＬの電圧が立
下がる。
下がる。
第２図（Ｃ）に示す場合では、トランジスタ３のゲート
容量５に低レベルの電圧が保持されているので、トラン
ジスタ３がオフし続ける。この場合、比較データ信号「
１」として、ビット線ＢＬが高レベルにもたらされ、ビ
ット線ＢＬが低レベルにもたらされる。したがって、時
刻ｔ２の後、ノードＮａの電圧が高レベルに保持される
。トランジスタ４がノードＮａの高レベルの電圧に応答
してオンするので、一致検出線ＭＬの電圧が低レベルに
立下がる。
容量５に低レベルの電圧が保持されているので、トラン
ジスタ３がオフし続ける。この場合、比較データ信号「
１」として、ビット線ＢＬが高レベルにもたらされ、ビ
ット線ＢＬが低レベルにもたらされる。したがって、時
刻ｔ２の後、ノードＮａの電圧が高レベルに保持される
。トランジスタ４がノードＮａの高レベルの電圧に応答
してオンするので、一致検出線ＭＬの電圧が低レベルに
立下がる。
第２図（ｄ）に示す場合では、これに対し、ビットｉＢ
Ｌが低レベルにもたらされ、ビット線百りが高レベルに
もたらされる。したがって、ノードＮａが時刻ｔ２の後
低レベルに保持されるので、トランジスタ４がオフし続
ける。その結果、一致検出線ＭＬの電圧はこのメモリセ
ルの一致検出結果によっては変化しない。
Ｌが低レベルにもたらされ、ビット線百りが高レベルに
もたらされる。したがって、ノードＮａが時刻ｔ２の後
低レベルに保持されるので、トランジスタ４がオフし続
ける。その結果、一致検出線ＭＬの電圧はこのメモリセ
ルの一致検出結果によっては変化しない。
上記の説明かられかるように、メモリセルにストアされ
たデータ信号と比較データ信号とが一致するとき、一致
検出線ＭＬの電圧が高レベルに保たれる。一方、これら
２つのデータ信号が一致しないとき、一致検出線ＭＬの
電圧が低レベルに立下がる。
たデータ信号と比較データ信号とが一致するとき、一致
検出線ＭＬの電圧が高レベルに保たれる。一方、これら
２つのデータ信号が一致しないとき、一致検出線ＭＬの
電圧が低レベルに立下がる。
第３図は、数多くの第１図に示すメモリセルＭＣによっ
て構成されたメモリアレイを示す回路図である。第３図
を参照して、複数のメモリセルＭＣがワード線ＷＬに沿
ってメモリアレイ中に設けられる。すなわち、共通のワ
ード線ＷＬ、一致検出線ＭＬ、および一致検出準備線Ｍ
ＬＩが各メモリセルＭＣに接続される。各ビット線対Ｂ
ＬＩおよびＢＬＩないしＢＬ３およびＢＬ３が各メモリ
セルＭＣに接続される。
て構成されたメモリアレイを示す回路図である。第３図
を参照して、複数のメモリセルＭＣがワード線ＷＬに沿
ってメモリアレイ中に設けられる。すなわち、共通のワ
ード線ＷＬ、一致検出線ＭＬ、および一致検出準備線Ｍ
ＬＩが各メモリセルＭＣに接続される。各ビット線対Ｂ
ＬＩおよびＢＬＩないしＢＬ３およびＢＬ３が各メモリ
セルＭＣに接続される。
一致検出動作において、各メモリセルＭＣにストアされ
ているデータ信号と各ビット線対を介して与えられる各
比較データ信号とが比較される。
ているデータ信号と各ビット線対を介して与えられる各
比較データ信号とが比較される。
すべてのメモリセルＭＣにおいて一致が得られたとき、
一致検出線ＭＬが高レベルにもたられ続ける。これに対
し、少なくとも１つのメモリセルＭＣにおいて一致が得
られないとき、一致検出線ＭＬの電圧が低レベルに変化
する。したがって、致検出動作の後の一致検出結果Ｌの
電圧を検出することにより、メモリセルにストアされた
データと比較データとが一致するか否かを検出すること
ができる。
一致検出線ＭＬが高レベルにもたられ続ける。これに対
し、少なくとも１つのメモリセルＭＣにおいて一致が得
られないとき、一致検出線ＭＬの電圧が低レベルに変化
する。したがって、致検出動作の後の一致検出結果Ｌの
電圧を検出することにより、メモリセルにストアされた
データと比較データとが一致するか否かを検出すること
ができる。
なお、第２図（ａ）および（ｄ）に示された点線は、各
々他のメモリセルにおいて一致が得られなかった場合を
示す。すなわち、一致検出線ＭＬの電圧が他のメモリセ
ルの結果に応答して低レベルに変化することを示す。
々他のメモリセルにおいて一致が得られなかった場合を
示す。すなわち、一致検出線ＭＬの電圧が他のメモリセ
ルの結果に応答して低レベルに変化することを示す。
第１図に示すメモリセルが連想メモリに使用されたとき
、そのマスク機能は以下のように実現できる。すなわち
、第１図に示すメモリセルがマスクされるとき、２つの
ビット線ＢＬ、ＢＬが低レベルにもたらされる。その結
果、トランジスタ４は、一致検出動作の結果にかかわら
ず、オンすることがない。
、そのマスク機能は以下のように実現できる。すなわち
、第１図に示すメモリセルがマスクされるとき、２つの
ビット線ＢＬ、ＢＬが低レベルにもたらされる。その結
果、トランジスタ４は、一致検出動作の結果にかかわら
ず、オンすることがない。
第４図は、第１図に示すメモリセル回路が適用された連
想メモリを示すブロック図である。第４図を参照して、
この連想メモリは、多数の第１図に示すメモリセルを含
むメモリアレイ２５と、ビット線対を介してメモリセル
に接続されたセンスアンプ２４と、この連想メモリの動
作を制御するための制御回路３３と、他の周辺回路とを
含む。
想メモリを示すブロック図である。第４図を参照して、
この連想メモリは、多数の第１図に示すメモリセルを含
むメモリアレイ２５と、ビット線対を介してメモリセル
に接続されたセンスアンプ２４と、この連想メモリの動
作を制御するための制御回路３３と、他の周辺回路とを
含む。
周辺回路は、第１図に示すワード線ＷＬを駆動するため
のワード線駆動回路３０と、一致検出線ＭＬを予めプリ
チャージするための回路２９と、致検出準備線ＭＬＩを
駆動するための準備線駆動回路２８と、マスク機能のた
めにビット線対の電圧を制御するマスク機能回路２３と
を含む。周辺回路として、さらに、データ入出力回路２
１と、データレジスタ群２２と、アドレス入出力回路３
４と、複数選択分離回路２６と、選択信号レジスタ２７
と、デコーダ３１と、エンコーダ３２とがこの連想メモ
リ中に設けられる。データ入力およびデータ出力のため
の端子数は、この連想メモリにおける１ワードを構成す
るビット数に等しい。
のワード線駆動回路３０と、一致検出線ＭＬを予めプリ
チャージするための回路２９と、致検出準備線ＭＬＩを
駆動するための準備線駆動回路２８と、マスク機能のた
めにビット線対の電圧を制御するマスク機能回路２３と
を含む。周辺回路として、さらに、データ入出力回路２
１と、データレジスタ群２２と、アドレス入出力回路３
４と、複数選択分離回路２６と、選択信号レジスタ２７
と、デコーダ３１と、エンコーダ３２とがこの連想メモ
リ中に設けられる。データ入力およびデータ出力のため
の端子数は、この連想メモリにおける１ワードを構成す
るビット数に等しい。
アドレス入力およびアドレス出力のための端子数は、こ
の連想メモリのワード数に等しい。
の連想メモリのワード数に等しい。
この連想メモリの動作モードは、外部から与えられるク
ロック信号ＣＬＫ、読出／書込制御信号Ｗ、および動作
指定信号ＭＳによって指定される。
ロック信号ＣＬＫ、読出／書込制御信号Ｗ、および動作
指定信号ＭＳによって指定される。
すなわち、読出動作が指定される場合、信号ＣＬＫが立
下がる前に高レベルの信号ＭＳおよびＷがこの連想メモ
リに与えられる。また、書込動作が指定される場合、信
号ＣＬＫが立下がる前に高レベルの信号ＭＳが与えられ
、かつ、低レベルの信号Ｔ力（与えられる。さらに、一
致検出動作が指定される場合、信号ＣＬＫが立下がる前
に低レベルの信号ＭＳが与えられる。信号Ｗは一致検出
動作の指定に影響を与えない。
下がる前に高レベルの信号ＭＳおよびＷがこの連想メモ
リに与えられる。また、書込動作が指定される場合、信
号ＣＬＫが立下がる前に高レベルの信号ＭＳが与えられ
、かつ、低レベルの信号Ｔ力（与えられる。さらに、一
致検出動作が指定される場合、信号ＣＬＫが立下がる前
に低レベルの信号ＭＳが与えられる。信号Ｗは一致検出
動作の指定に影響を与えない。
信ｑＭは、この連想メモリが一致検出モードで動作して
いることを外部に示す。すなわち、信号Ｍが低レベルの
とき、この連想メモリが一致検出モードで動作している
。信号ＮＭは、一致検出結果を外部に出力する。すなわ
ち、信号ＮＭが高レベルのとき、与えられた比較データ
信号に一致する少なくとも１つのワードがこの連想メモ
リ中にストアされてい、る。一方、信号ＮＭが低レベル
のとき、比較データ信号に一致するワードがこの連想メ
モリにストアされていない。
いることを外部に示す。すなわち、信号Ｍが低レベルの
とき、この連想メモリが一致検出モードで動作している
。信号ＮＭは、一致検出結果を外部に出力する。すなわ
ち、信号ＮＭが高レベルのとき、与えられた比較データ
信号に一致する少なくとも１つのワードがこの連想メモ
リ中にストアされてい、る。一方、信号ＮＭが低レベル
のとき、比較データ信号に一致するワードがこの連想メ
モリにストアされていない。
第５図は、第１図および第４図に示された連想メモリの
読出動作を説明するためのタイミングチャートである。
読出動作を説明するためのタイミングチャートである。
第５図を参照して、クロック信号ＣＬＫが時刻Ｔ１で立
下がったとき、動作指定信号ＭＳおよび読出／書込制御
信号Ｗが高レベルであるので、読出動作の指定が検出さ
れる。さらに、時刻Ｔ１において読出アドレス信号ＡＩ
Ｏがアドレス入出力回路３４に与えられる。時刻ｔａに
プリチャージが開始されてビット線対ＢＬ、ＢＬが電圧
Ｖ ｃ ｃ ／ ２にもたらされる。時刻ｔｂにワード
線ＷＬの電圧が高レベルとなる。メモリセルに高レベル
のデータ信号がストアされているので、時刻ｔｃにセン
スアンプによりビット線ＢＬの電圧が高レベル、ビット
線ＢＬの電圧が低レベルとなる。これらビット線ＢＬ、
ＢＬが示す電圧信号をデータレジスタ２２にストアした
後、時刻ｔｄにワード線ＷＬが低レベルにもたらされる
。その後、以後の動作に備えて、時刻ｔｅにビット線Ｂ
Ｌ、ＢＬが低レベルにもたらされる。データレジスタ２
２にストアされた信号ＤＩＯは、時刻Ｔ２に信号ＣＬＫ
が立上がった後の時間τ１後にデータ出力端子を介して
出力される。
下がったとき、動作指定信号ＭＳおよび読出／書込制御
信号Ｗが高レベルであるので、読出動作の指定が検出さ
れる。さらに、時刻Ｔ１において読出アドレス信号ＡＩ
Ｏがアドレス入出力回路３４に与えられる。時刻ｔａに
プリチャージが開始されてビット線対ＢＬ、ＢＬが電圧
Ｖ ｃ ｃ ／ ２にもたらされる。時刻ｔｂにワード
線ＷＬの電圧が高レベルとなる。メモリセルに高レベル
のデータ信号がストアされているので、時刻ｔｃにセン
スアンプによりビット線ＢＬの電圧が高レベル、ビット
線ＢＬの電圧が低レベルとなる。これらビット線ＢＬ、
ＢＬが示す電圧信号をデータレジスタ２２にストアした
後、時刻ｔｄにワード線ＷＬが低レベルにもたらされる
。その後、以後の動作に備えて、時刻ｔｅにビット線Ｂ
Ｌ、ＢＬが低レベルにもたらされる。データレジスタ２
２にストアされた信号ＤＩＯは、時刻Ｔ２に信号ＣＬＫ
が立上がった後の時間τ１後にデータ出力端子を介して
出力される。
第６図は、第１図および第４図に示す連想メモリの書込
動作を説明するためのタイミングチャートである。第６
図を参照して、時刻Ｔ１に信号ＣＬＫが立下がったとき
、信号ＭＳの電圧が高レベル、かつ、信号Ｗの電圧が低
レベルであるので、書込動作の指定が検出される。また
、時刻Ｔ１に書込アドレス信号Ａ２０がアドレス入出力
回路３４に与えられる。時刻Ｔ２に信号ＣＬＫが立下が
り、同時に書込データ信号Ｄ２０がデータ入出力回路２
１に与えられる。１ビツトの書込データ信号が信号「１
」の場合、ビット線ＢＬが高レベルにもたらされ、ビッ
ト線ＢＬ”が低レベルにもたらされる。時刻ｔｃにおい
てワード線ＷＬが高レベルにもたらされ、メモリセルに
データ信号がストアされる。時刻ｔｄには書込動作が終
了し、ワード線ＷＬの電圧が低レベルに立下がる。時刻
ｔｅには以後の動作に備えてビット線対ＢＬ、ＢＬが低
レベルにもたらされる。
動作を説明するためのタイミングチャートである。第６
図を参照して、時刻Ｔ１に信号ＣＬＫが立下がったとき
、信号ＭＳの電圧が高レベル、かつ、信号Ｗの電圧が低
レベルであるので、書込動作の指定が検出される。また
、時刻Ｔ１に書込アドレス信号Ａ２０がアドレス入出力
回路３４に与えられる。時刻Ｔ２に信号ＣＬＫが立下が
り、同時に書込データ信号Ｄ２０がデータ入出力回路２
１に与えられる。１ビツトの書込データ信号が信号「１
」の場合、ビット線ＢＬが高レベルにもたらされ、ビッ
ト線ＢＬ”が低レベルにもたらされる。時刻ｔｃにおい
てワード線ＷＬが高レベルにもたらされ、メモリセルに
データ信号がストアされる。時刻ｔｄには書込動作が終
了し、ワード線ＷＬの電圧が低レベルに立下がる。時刻
ｔｅには以後の動作に備えてビット線対ＢＬ、ＢＬが低
レベルにもたらされる。
第７図は、第１図および第４図に示された連想メモリの
一致検出動作を説明するためのタイミングチャートであ
る。第７図に示す例は、第２図（ａ）に示す一致検出動
作に対応する。第７図を参照して、時刻Ｔ１において信
号ＣＬＫが立下がったとき、信号ＭＳの電圧が低レベル
であるので、一致検出動作の指定が検出される。また、
時刻Ｔ１において一致検出データ信号Ｄ３（または比較
データ信号）がデータ入出力回路２１に与えられる。時
刻Ｔ２において低レベルの信号Ｍがこの連想メモリから
出力される。時刻Ｔ３において信号ＣＬＫが立上がり、
同時にマスクデータ信号Ｄ４が与えられる。マスクデー
タ信号Ｄ４は、与えられたデータ信号の中から一致検出
動作において無視したいビット線を指定する。たとえば
、マスクデータ信号ｒｏ １１０Ｊはデータ信号の第２
番目と第３番目のビットを一致検出動作において無視す
ることを指定する。なお、以下の説明では、マスクされ
ないメモリセルの動作が説明される。
一致検出動作を説明するためのタイミングチャートであ
る。第７図に示す例は、第２図（ａ）に示す一致検出動
作に対応する。第７図を参照して、時刻Ｔ１において信
号ＣＬＫが立下がったとき、信号ＭＳの電圧が低レベル
であるので、一致検出動作の指定が検出される。また、
時刻Ｔ１において一致検出データ信号Ｄ３（または比較
データ信号）がデータ入出力回路２１に与えられる。時
刻Ｔ２において低レベルの信号Ｍがこの連想メモリから
出力される。時刻Ｔ３において信号ＣＬＫが立上がり、
同時にマスクデータ信号Ｄ４が与えられる。マスクデー
タ信号Ｄ４は、与えられたデータ信号の中から一致検出
動作において無視したいビット線を指定する。たとえば
、マスクデータ信号ｒｏ １１０Ｊはデータ信号の第２
番目と第３番目のビットを一致検出動作において無視す
ることを指定する。なお、以下の説明では、マスクされ
ないメモリセルの動作が説明される。
時刻ｔａにおいて、比較データ信号「１」に相当する電
圧がメモリセルに与えられる。すなわち、ビット線ＢＬ
が高レベルにもたらされ、ビット線ＢＬが低レベルにも
たらされる。時刻ｔ２において一致検出準備線ＭＬＩの
電圧が高レベルとなり、ノードＮａが中間の電圧にもた
らされる。時刻ｔ３において準備線ＭＬＩの電圧が低レ
ベルに立下がるので、ノードＮａは低レベルの電圧にも
たらされる。時刻ｔｂにプリチャージ信号ＬＰが高レベ
ルに立上がり、一致検出線ＭＬのプリチャージが始まり
、時刻ｔｃにおいて終了する。時刻ｔ４に信号ＬＰが低
レベルに立下がった後、ノードＮａの電圧が低レベルで
あるので一致検出結果Ｌの電圧が高レベルに保たれる（
指定されたワードの他のメモリセルにおいても一致が検
出されるものと仮定する）。時刻ｔ５において一致検出
結果がデータレジスタ２２にストアされる。時刻ｔｄに
は以後の動作に備えてビット線対ＢＬ、ＢＬが低レベル
にもたらされる。以上のすべての動作は時刻ｔ３から時
間１１以内に行なわれる。
圧がメモリセルに与えられる。すなわち、ビット線ＢＬ
が高レベルにもたらされ、ビット線ＢＬが低レベルにも
たらされる。時刻ｔ２において一致検出準備線ＭＬＩの
電圧が高レベルとなり、ノードＮａが中間の電圧にもた
らされる。時刻ｔ３において準備線ＭＬＩの電圧が低レ
ベルに立下がるので、ノードＮａは低レベルの電圧にも
たらされる。時刻ｔｂにプリチャージ信号ＬＰが高レベ
ルに立上がり、一致検出線ＭＬのプリチャージが始まり
、時刻ｔｃにおいて終了する。時刻ｔ４に信号ＬＰが低
レベルに立下がった後、ノードＮａの電圧が低レベルで
あるので一致検出結果Ｌの電圧が高レベルに保たれる（
指定されたワードの他のメモリセルにおいても一致が検
出されるものと仮定する）。時刻ｔ５において一致検出
結果がデータレジスタ２２にストアされる。時刻ｔｄに
は以後の動作に備えてビット線対ＢＬ、ＢＬが低レベル
にもたらされる。以上のすべての動作は時刻ｔ３から時
間１１以内に行なわれる。
信号ＣＬＫの立上がりから時間τ１が経過したとき、時
刻Ｔ４において一致が検出されたワードのアドレス信号
Ａ１がアドレス入出力回路３４を介して出力される。同
時に、そのアドレスにストアされているデータ信号Ｄ１
もデータ入出力回路２１を介して出力される。データ信
号が同時に出力される理由は、マスク機能を伴う一致検
出動作において複数の種類のデータ信号が検出されるか
らである。たとえば、マスクデータ信号「０１１０」が
与えられたとき、データ信号「１００１」、ｒｌｏｌｌ
Ｊ、ｒｌｌｏｌＪ、およびｒｌ １１１Ｊのいずれにつ
いても一致が検出される。
刻Ｔ４において一致が検出されたワードのアドレス信号
Ａ１がアドレス入出力回路３４を介して出力される。同
時に、そのアドレスにストアされているデータ信号Ｄ１
もデータ入出力回路２１を介して出力される。データ信
号が同時に出力される理由は、マスク機能を伴う一致検
出動作において複数の種類のデータ信号が検出されるか
らである。たとえば、マスクデータ信号「０１１０」が
与えられたとき、データ信号「１００１」、ｒｌｏｌｌ
Ｊ、ｒｌｌｏｌＪ、およびｒｌ １１１Ｊのいずれにつ
いても一致が検出される。
比較データ信号がメモリセルにストアされている複数の
データ信号と一致する場合、信号ＣＬＫの次の立上がり
（時刻Ｔ５）の時間τ１（時刻Ｔ６）に、残された次の
アドレス信号Ａ２およびデータ信号Ｄ２が出力される。
データ信号と一致する場合、信号ＣＬＫの次の立上がり
（時刻Ｔ５）の時間τ１（時刻Ｔ６）に、残された次の
アドレス信号Ａ２およびデータ信号Ｄ２が出力される。
第７図に示す場合では、２つの一致が検出されるので時
刻Ｔ７において信号Ｍが立上がり、一致検出動作の終了
が外部から認識される。なお、時刻Ｔ４において、一致
が検出された場合には信号ＮＭが低レベルであるが、一
致が検出されない場合には信号ＮＭが高レベルとなる。
刻Ｔ７において信号Ｍが立上がり、一致検出動作の終了
が外部から認識される。なお、時刻Ｔ４において、一致
が検出された場合には信号ＮＭが低レベルであるが、一
致が検出されない場合には信号ＮＭが高レベルとなる。
その場合、信号１力（高レベルに立上がり、したがって
一致検出動作が終了する。
一致検出動作が終了する。
なお、第１図に示す実施例では、メモリセル回路にＮＭ
ＯＳトランジスタが適用されたが、ＰＭＯＳトランジス
タに置き換えることが可能である。
ＯＳトランジスタが適用されたが、ＰＭＯＳトランジス
タに置き換えることが可能である。
その場合の動作において、ビット線ＢＬ、ＢＬ、ワード
線ＷＬ、および一致検出僧備線ＭＬＩに与えられるすべ
ての電圧は、第２図に示される電圧の反転された電圧が
与えられる。
線ＷＬ、および一致検出僧備線ＭＬＩに与えられるすべ
ての電圧は、第２図に示される電圧の反転された電圧が
与えられる。
［発明の効果］
以上のように、この発明によれば、簡単な回路手段を用
いて連想メモリ装置のメモリセル回路を構成することが
できた。
いて連想メモリ装置のメモリセル回路を構成することが
できた。
第１図は、この発明の一実施例を示す連想メモリのメモ
リセルの回路図である。第２図は、第１図に示すメモリ
セルの一致検出動作を説明するためのタイミングチャー
トである。第３図は、数多くの第１図に示すメモリセル
によって構成されたメモリアレイを示す回路図である。 第４図は、第１図に示すメモリセル回路が適用された連
想メモリを示すブロック図である。第５図は、第１図お
よび第４図に示す連想メモリの読出動作を説明するため
のタイミングチャートである。第６図は、第１図および
第４図に示す連想メモリの書込動作を説明するためのタ
イミングチャートである。第７図は、第１図および第４
図に示す連想メモリの一致検出動作を説明するためのタ
イミングチャートである。第８図は、従来の連想メモリ
のメモリセル回路の例を示す回路図である。第９図は、
従来の連想メモリのメモリセル回路のもう１つの例を示
す回路図である。 図において、ＢＬ、ＢＬはビット線、ＷＬはワード線、
ＭＬは一致検出線、ＭＬＩは一致検出準備線である。
リセルの回路図である。第２図は、第１図に示すメモリ
セルの一致検出動作を説明するためのタイミングチャー
トである。第３図は、数多くの第１図に示すメモリセル
によって構成されたメモリアレイを示す回路図である。 第４図は、第１図に示すメモリセル回路が適用された連
想メモリを示すブロック図である。第５図は、第１図お
よび第４図に示す連想メモリの読出動作を説明するため
のタイミングチャートである。第６図は、第１図および
第４図に示す連想メモリの書込動作を説明するためのタ
イミングチャートである。第７図は、第１図および第４
図に示す連想メモリの一致検出動作を説明するためのタ
イミングチャートである。第８図は、従来の連想メモリ
のメモリセル回路の例を示す回路図である。第９図は、
従来の連想メモリのメモリセル回路のもう１つの例を示
す回路図である。 図において、ＢＬ、ＢＬはビット線、ＷＬはワード線、
ＭＬは一致検出線、ＭＬＩは一致検出準備線である。
Claims (1)
- 【特許請求の範囲】 少なくとも１つのメモリセルを含み、前記メモリセルに
ついて読出し、書込み、および一致検出のためのアクセ
スが可能な連想メモリ装置であって、 前記メモリセルに接続された第１および第２のビット線
と、 前記メモリセルに接続されたワード線と、 前記一致検出動作を命令するための命令信号を発生する
命令手段と、 前記命令手段と前記メモリセルとの間に接続され、前記
命令手段により発生された命令信号を前記メモリセルに
伝える命令線と、 前記メモリセルに接続され、一致検出の結果を示す信号
を前記メモリセルから出力する一致検出線とを含み、 前記メモリセルは、 前記第１のビット線に接続され、前記ワード線の信号に
応答して前記第１のビット線のデータ信号を保持するデ
ータ保持手段と、 前記一致検出線と所定の第１の電位との間に接続された
第１のスイッチング素子と、 前記第１のビット線に接続され、前記命令線、に与えら
れた命令信号に応答して前記第１のスイッチング素子を
制御する第１の制御手段と、 前記第２のビット線に接続され、前記データ保持手段中
に保持されたデータ信号に応答して前記第１のスイッチ
ング素子を制御する第２の制御手段とを含む、連想メモ
リ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006832A JPH02187993A (ja) | 1989-01-13 | 1989-01-13 | 連想メモリ装置 |
| US07/380,428 US4965767A (en) | 1989-01-13 | 1989-07-17 | Associative memory having simplified memory cell circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006832A JPH02187993A (ja) | 1989-01-13 | 1989-01-13 | 連想メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02187993A true JPH02187993A (ja) | 1990-07-24 |
Family
ID=11649202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006832A Pending JPH02187993A (ja) | 1989-01-13 | 1989-01-13 | 連想メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4965767A (ja) |
| JP (1) | JPH02187993A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166387A (ja) * | 1991-12-18 | 1993-07-02 | Kawasaki Steel Corp | 半導体集積回路 |
| JPH05189978A (ja) * | 1992-01-13 | 1993-07-30 | Kawasaki Steel Corp | 連想メモリ装置 |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070480A (en) * | 1990-01-08 | 1991-12-03 | Caywood John M | Nonvolatile associative memory system |
| JP2561162B2 (ja) * | 1990-01-29 | 1996-12-04 | 三菱電機株式会社 | 演算処理用半導体装置 |
| SE9002558D0 (sv) * | 1990-08-02 | 1990-08-02 | Carlstedt Elektronik Ab | Processor |
| US5615305A (en) * | 1990-11-08 | 1997-03-25 | Hughes Missile Systems Company | Neural processor element |
| US5220526A (en) * | 1991-03-01 | 1993-06-15 | Motorola, Inc. | Method and apparatus for indicating a duplication of entries in a content addressable storage device |
| FR2685973B1 (fr) * | 1992-01-03 | 1994-02-25 | France Telecom | Point memoire pour memoire associative. |
| JP2966638B2 (ja) * | 1992-04-17 | 1999-10-25 | 三菱電機株式会社 | ダイナミック型連想メモリ装置 |
| JP2775549B2 (ja) * | 1992-05-08 | 1998-07-16 | 三菱電機株式会社 | 連想メモリセルおよび連想メモリ回路 |
| US5426602A (en) * | 1993-03-31 | 1995-06-20 | Mentor Graphics Corporation | Detection of multiple hits within a device having multiple sense outputs |
| US5579440A (en) * | 1993-11-22 | 1996-11-26 | Brown; Robert A. | Machine that learns what it actually does |
| US5621677A (en) * | 1994-04-29 | 1997-04-15 | Cypress Semiconductor Corp. | Method and apparatus for precharging match output in a cascaded content addressable memory system |
| KR0135699B1 (ko) * | 1994-07-11 | 1998-04-24 | 김주용 | 셀프-리프레쉬 가능한 듀얼포트 동적 캠셀 및 리프레쉬장치 |
| US5668972A (en) * | 1994-10-05 | 1997-09-16 | International Business Machines Corporation | Method and system for efficient miss sequence cache line allocation utilizing an allocation control cell state to enable a selected match line |
| US7246148B1 (en) | 1995-09-29 | 2007-07-17 | Cisco Technology, Inc. | Enhanced network services using a subnetwork of communicating processors |
| US6182224B1 (en) | 1995-09-29 | 2001-01-30 | Cisco Systems, Inc. | Enhanced network services using a subnetwork of communicating processors |
| US6917966B1 (en) | 1995-09-29 | 2005-07-12 | Cisco Technology, Inc. | Enhanced network services using a subnetwork of communicating processors |
| US6035105A (en) * | 1996-01-02 | 2000-03-07 | Cisco Technology, Inc. | Multiple VLAN architecture system |
| US6243667B1 (en) | 1996-05-28 | 2001-06-05 | Cisco Systems, Inc. | Network flow switching and flow data export |
| US6308148B1 (en) | 1996-05-28 | 2001-10-23 | Cisco Technology, Inc. | Network flow data export |
| US6212182B1 (en) | 1996-06-27 | 2001-04-03 | Cisco Technology, Inc. | Combined unicast and multicast scheduling |
| US6434120B1 (en) | 1998-08-25 | 2002-08-13 | Cisco Technology, Inc. | Autosensing LMI protocols in frame relay networks |
| US6304546B1 (en) | 1996-12-19 | 2001-10-16 | Cisco Technology, Inc. | End-to-end bidirectional keep-alive using virtual circuits |
| US6862284B1 (en) | 1997-06-17 | 2005-03-01 | Cisco Technology, Inc. | Format for automatic generation of unique ATM addresses used for PNNI |
| US6157641A (en) * | 1997-08-22 | 2000-12-05 | Cisco Technology, Inc. | Multiprotocol packet recognition and switching |
| US6212183B1 (en) | 1997-08-22 | 2001-04-03 | Cisco Technology, Inc. | Multiple parallel packet routing lookup |
| US6512766B2 (en) * | 1997-08-22 | 2003-01-28 | Cisco Systems, Inc. | Enhanced internet packet routing lookup |
| US6343072B1 (en) | 1997-10-01 | 2002-01-29 | Cisco Technology, Inc. | Single-chip architecture for shared-memory router |
| US7570583B2 (en) | 1997-12-05 | 2009-08-04 | Cisco Technology, Inc. | Extending SONET/SDH automatic protection switching |
| US6111877A (en) * | 1997-12-31 | 2000-08-29 | Cisco Technology, Inc. | Load sharing across flows |
| US6853638B2 (en) | 1998-04-01 | 2005-02-08 | Cisco Technology, Inc. | Route/service processor scalability via flow-based distribution of traffic |
| US6308219B1 (en) | 1998-07-31 | 2001-10-23 | Cisco Technology, Inc. | Routing table lookup implemented using M-trie having nodes duplicated in multiple memory banks |
| US6182147B1 (en) * | 1998-07-31 | 2001-01-30 | Cisco Technology, Inc. | Multicast group routing using unidirectional links |
| US6101115A (en) * | 1998-08-07 | 2000-08-08 | Cisco Technology, Inc. | CAM match line precharge |
| US6389506B1 (en) | 1998-08-07 | 2002-05-14 | Cisco Technology, Inc. | Block mask ternary cam |
| US6771642B1 (en) | 1999-01-08 | 2004-08-03 | Cisco Technology, Inc. | Method and apparatus for scheduling packets in a packet switch |
| US7065762B1 (en) | 1999-03-22 | 2006-06-20 | Cisco Technology, Inc. | Method, apparatus and computer program product for borrowed-virtual-time scheduling |
| CA2266062C (en) * | 1999-03-31 | 2004-03-30 | Peter Gillingham | Dynamic content addressable memory cell |
| JP4596733B2 (ja) | 2000-11-21 | 2010-12-15 | アスペックス・セミコンダクター・リミテッド | 内容照合（連想）記憶装置に関する改良 |
| JP2003272386A (ja) * | 2002-03-20 | 2003-09-26 | Mitsubishi Electric Corp | Ｔｃａｍセル、ｔｃａｍセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置 |
| US9208880B2 (en) * | 2013-01-14 | 2015-12-08 | Zeno Semiconductor, Inc. | Content addressable memory device having electrically floating body transistor |
| US9564183B2 (en) * | 2014-11-26 | 2017-02-07 | Invecas, Inc. | Sense amplifier having a timing circuit for a presearch and a main search |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2064813A1 (ja) * | 1969-09-15 | 1971-07-23 | Shell Mex And Bp Ltd | |
| JPS6396799A (ja) * | 1986-10-13 | 1988-04-27 | Nec Corp | 連想メモリ |
-
1989
- 1989-01-13 JP JP1006832A patent/JPH02187993A/ja active Pending
- 1989-07-17 US US07/380,428 patent/US4965767A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166387A (ja) * | 1991-12-18 | 1993-07-02 | Kawasaki Steel Corp | 半導体集積回路 |
| JPH05189978A (ja) * | 1992-01-13 | 1993-07-30 | Kawasaki Steel Corp | 連想メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4965767A (en) | 1990-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02187993A (ja) | 連想メモリ装置 | |
| US5241503A (en) | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers | |
| KR100276569B1 (ko) | 강유전메모리장치 | |
| US5305261A (en) | Semiconductor memory device and method of testing the same | |
| EP0129651A2 (en) | Dynamic semiconductor memory having sensing amplifiers | |
| JP2000076870A (ja) | 強誘電体キャパシタを備えた不揮発性ｄｒａｍ | |
| US4616343A (en) | Semiconductor memory device | |
| WO2005001839A2 (en) | High performance gain cell architecture | |
| EP1433179B1 (en) | System and method for early write to memory by holding bitline at fixed potential | |
| JPS6044751B2 (ja) | 動的半導体メモリ | |
| JPH04219698A (ja) | ダイナミック型半導体記憶装置 | |
| US4769792A (en) | Semiconductor memory device with voltage bootstrap | |
| US5235543A (en) | Dual port static memory with one cycle read-modify-write | |
| JPH0887887A (ja) | 半導体記憶装置 | |
| US6934177B2 (en) | Ferroelectric memory device and read control method thereof | |
| US6067270A (en) | Multi-bank memory devices having improved data transfer capability and methods of operating same | |
| JPH0845270A (ja) | Ｄｒａｍページ複写方法 | |
| US5515310A (en) | Six transistor dynamic content addressable memory circuit | |
| JPH04351789A (ja) | 半導体記憶装置 | |
| US6661695B2 (en) | Capacitance sensing technique for ferroelectric random access memory arrays | |
| US20030058702A1 (en) | Method of reading and restoring data stored in a ferroelectric memory cell | |
| US6487132B2 (en) | Integrated circuit memory devices having multiple input/output buses and precharge circuitry for precharging the input/output buses between write operations | |
| US7187570B2 (en) | Content addressable memory architecture providing improved speed | |
| US6954370B2 (en) | Nonvolatile ferroelectric memory device | |
| JP3048608B2 (ja) | 半導体記憶装置 |