JPH02188080A - Ａｄ―ｄａ変換回路 - Google Patents
Ａｄ―ｄａ変換回路Info
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- JPH02188080A JPH02188080A JP1007362A JP736289A JPH02188080A JP H02188080 A JPH02188080 A JP H02188080A JP 1007362 A JP1007362 A JP 1007362A JP 736289 A JP736289 A JP 736289A JP H02188080 A JPH02188080 A JP H02188080A
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- JP
- Japan
- Prior art keywords
- converter
- signal
- input
- analog signal
- circuit
- Prior art date
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- Pending
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、静止画のアナログビデオ信号等をデジタル信
号に変換した後に再度アナログ信号に変換して出力する
ＡＤ−ＤＡ変換回路に関する。
号に変換した後に再度アナログ信号に変換して出力する
ＡＤ−ＤＡ変換回路に関する。
［従来技術］
従来、この種のＡＤ−ＤＡ変換回路にあっては、アナロ
グ信号をデジタル信号に変換する際には、ＡＤ変換器の
ダイナミックレンジ（無歪入力レンジ）が予想される入
力アナログ信号の最大値と路間□じになるように一義的
に設定している。
グ信号をデジタル信号に変換する際には、ＡＤ変換器の
ダイナミックレンジ（無歪入力レンジ）が予想される入
力アナログ信号の最大値と路間□じになるように一義的
に設定している。
またデジタル信−号を再度アナログ信号に変換する際に
も、同様に予想される最大出力アナログ信号がＤＡ変換
器のフルスケールとなるように一義的に設定している。
も、同様に予想される最大出力アナログ信号がＤＡ変換
器のフルスケールとなるように一義的に設定している。
［発明が解決しようとする課題］
しかしながら、このような従来のＡＤ−ＤＡ変換回路に
あっては、入力されるアナログ信号がＡＤ変換器のフル
レンジに近い場合には、ＡＤ変換器の分解能が有効に活
用できるが、入力アナログ信号が小さくなるに従いＡＤ
変換器の分解能が有効に活用できなくなり、微小なアナ
ログ信号の変化の再現が困難になる問題があった。
あっては、入力されるアナログ信号がＡＤ変換器のフル
レンジに近い場合には、ＡＤ変換器の分解能が有効に活
用できるが、入力アナログ信号が小さくなるに従いＡＤ
変換器の分解能が有効に活用できなくなり、微小なアナ
ログ信号の変化の再現が困難になる問題があった。
本発明は、このような従来の問題点に鑑みてなされたも
ので、入力アナログ信号の振幅が変っても常にＡＤ変換
器及びＤＡ変換器の分解能を充分に活用できるＡＤ−Ｄ
Ａ変換回路を提供することを目的とする。
ので、入力アナログ信号の振幅が変っても常にＡＤ変換
器及びＤＡ変換器の分解能を充分に活用できるＡＤ−Ｄ
Ａ変換回路を提供することを目的とする。
［課題を解決するための手段］
まず本発明は、静止画のアナログビデオ信号等をデジタ
ル信号に量子化するＡＤ変換器と、該ＡＤ変換器からの
デジタル信号を再度アナログ信号に変換するＤＡ変換器
とを備えたＡＤ−ＤＡ変換回路を対象とする。
ル信号に量子化するＡＤ変換器と、該ＡＤ変換器からの
デジタル信号を再度アナログ信号に変換するＤＡ変換器
とを備えたＡＤ−ＤＡ変換回路を対象とする。
このようなＡＤ−ＤＡ変換回路について本発明にあって
は、入力アナログ信号の振幅変動に応じてＡＤ変換器の
基準電圧を変更して入力フルスケールを入力Ｊｉ幅の変
化に追従させる第１の制御手段と、この第１の制御手段
による基準電圧の変更とは逆方向に前記ＤＡ変換器の基
準電圧を変更して出力ビデオ信号を元の入力ビデオ信号
に戻すように出力フルスケールを制御する第２の制御手
段を設ける。
は、入力アナログ信号の振幅変動に応じてＡＤ変換器の
基準電圧を変更して入力フルスケールを入力Ｊｉ幅の変
化に追従させる第１の制御手段と、この第１の制御手段
による基準電圧の変更とは逆方向に前記ＤＡ変換器の基
準電圧を変更して出力ビデオ信号を元の入力ビデオ信号
に戻すように出力フルスケールを制御する第２の制御手
段を設ける。
また本発明にあっては、入力アナログ信号の振幅変動に
応じた利得制御によりＡＤ変換器の入力フルスケールに
一致するように入力アナログ信号を増幅する第１の増幅
手段と、この第１の増幅手段の利得制御とは逆方向の利
得制御によりＤＡ変換器からのアナログ信号を増幅する
第２の増幅手段とを設ける。
応じた利得制御によりＡＤ変換器の入力フルスケールに
一致するように入力アナログ信号を増幅する第１の増幅
手段と、この第１の増幅手段の利得制御とは逆方向の利
得制御によりＤＡ変換器からのアナログ信号を増幅する
第２の増幅手段とを設ける。
［作用］
このような構成を備えた本発明のＡＤ−ＤＡ変換回路に
あっては、入力アナログ信号が小さくなった場合には、
ＡＤ変換器のフルスケールを変更する基準電圧を入力ア
ナログ信号に応じて制御するか、又は一種のＡＧＣ制御
により略一定の振幅の信号をＡＤ変換器に入力させる。
あっては、入力アナログ信号が小さくなった場合には、
ＡＤ変換器のフルスケールを変更する基準電圧を入力ア
ナログ信号に応じて制御するか、又は一種のＡＧＣ制御
により略一定の振幅の信号をＡＤ変換器に入力させる。
一方、ＡＤ変換器でデジタル変換された信号をＤＡ変換
器で元のアナログ信号に戻す際には、ＤＡ変換器のフル
スケールを変更する基準電圧を逆に制御して元の振幅に
戻すか、又は逆のＡＧＣ制御により元の振幅に戻すよう
になる。
器で元のアナログ信号に戻す際には、ＤＡ変換器のフル
スケールを変更する基準電圧を逆に制御して元の振幅に
戻すか、又は逆のＡＧＣ制御により元の振幅に戻すよう
になる。
その結果、ＡＤ変換器及びＤＡ変換器の分解能が有効に
活用でき、微小なアナログ信号の変化であっても忠実に
再現することができる。
活用でき、微小なアナログ信号の変化であっても忠実に
再現することができる。
［実施例］
第１図は本発明の一実施例をビデオフロッピーの再生装
置を例にとって示したブロック図である。
置を例にとって示したブロック図である。
第１図において、ビデオフロッピー１に記録された静止
画信号は、再生ヘッド２、プリアンプ３、復調回路４、
デイエンファシス回路５を経てコンポジットじデオ信号
ａとして再生される。デイエンファシス回路５からのコ
ンポジットビデオ信号ａは同期信号除去回路６により同
期成分が取り除かれ、映像信号成分すのみが次段のＮビ
ットＡＤコンバータ７に入力される。
画信号は、再生ヘッド２、プリアンプ３、復調回路４、
デイエンファシス回路５を経てコンポジットじデオ信号
ａとして再生される。デイエンファシス回路５からのコ
ンポジットビデオ信号ａは同期信号除去回路６により同
期成分が取り除かれ、映像信号成分すのみが次段のＮビ
ットＡＤコンバータ７に入力される。
ＡＤコンバータ７は不図示のＰＬＬ回路等によって作成
される再生時の時間変動に同期した変換用クロックで動
作しており、このＡＤコンバータ７に対する変換用クロ
ックは同時に次段のメモリ８（これはメモリ容量に応じ
てラインメモリ、フィールドメモリ、フレームメモリ等
各種考えられる）の取り込み用クロックとしても使用さ
れる。
される再生時の時間変動に同期した変換用クロックで動
作しており、このＡＤコンバータ７に対する変換用クロ
ックは同時に次段のメモリ８（これはメモリ容量に応じ
てラインメモリ、フィールドメモリ、フレームメモリ等
各種考えられる）の取り込み用クロックとしても使用さ
れる。
メモリ８からは不図示の水晶等を用いて発振した安定な
りロックによる読出しが行なわれ、読出されたデジタル
信号はＮビットのＤＡコンバータ９に入力される。この
ＤＡコンバータ９への信号の入力のタイミングはメモリ
８から読み出す安定したクロックと同一である。
りロックによる読出しが行なわれ、読出されたデジタル
信号はＮビットのＤＡコンバータ９に入力される。この
ＤＡコンバータ９への信号の入力のタイミングはメモリ
８から読み出す安定したクロックと同一である。
このようなＡＤコンバータ７、メモリ８及びＤＡコンバ
ータ９でなるＡＤ−ＤＡ変挽回路に同期成分が取り除か
れた映像信号成分を通すことで、ＤＡコンバータ９から
はジッタの除かれた映像信号成分を出力することができ
る。ＤＡコンバータ９からの映像信号成分は同期付加回
路１０に与えられ、同期付加回路１０で不図示の水晶発
振器等で動作する同期発生ＩＣから発生した同期信号の
付加を受け、最終的にＣＲＴ等に接続するためのコンポ
ジットビデオ信号を再生出力する。
ータ９でなるＡＤ−ＤＡ変挽回路に同期成分が取り除か
れた映像信号成分を通すことで、ＤＡコンバータ９から
はジッタの除かれた映像信号成分を出力することができ
る。ＤＡコンバータ９からの映像信号成分は同期付加回
路１０に与えられ、同期付加回路１０で不図示の水晶発
振器等で動作する同期発生ＩＣから発生した同期信号の
付加を受け、最終的にＣＲＴ等に接続するためのコンポ
ジットビデオ信号を再生出力する。
一方、デイエンファシス回路５からのコンポジットビデ
オ信号ａは同期分離回路１１に与えられており、同期分
離回路１１はコンポジットビデオ信号ａから同期信号を
分離し、分離した同期信号に基づき同期除去回路６及び
ＣＰＵ回路１２に必要な各種のタイミング信号を作り出
している。
オ信号ａは同期分離回路１１に与えられており、同期分
離回路１１はコンポジットビデオ信号ａから同期信号を
分離し、分離した同期信号に基づき同期除去回路６及び
ＣＰＵ回路１２に必要な各種のタイミング信号を作り出
している。
ＣＰＵ回路１２は同期分離回路１１からのタイミング信
号に従ってＡＤコンバータ７、メモリ８及びＤＡコンバ
ータ９に必要なタイミング信号を発生している。
号に従ってＡＤコンバータ７、メモリ８及びＤＡコンバ
ータ９に必要なタイミング信号を発生している。
更に、デイエンファシス回路５からのコンポジットビデ
オ信号ａはピークホールド回路１３に与えられ、ピーク
ホールド回路１３である画面中の最大輝度レベルを検出
して保持し、出力電圧ＶＲＥＥを得ている。このピーク
ホールド回路１３からの出力電圧ＶＲＥＦがＡＤコンバ
ータ７にあける入力範囲（入力フルスケール）及びＤＡ
コンバータ９の出力範囲（出力フルスケール）を決定す
る。
オ信号ａはピークホールド回路１３に与えられ、ピーク
ホールド回路１３である画面中の最大輝度レベルを検出
して保持し、出力電圧ＶＲＥＥを得ている。このピーク
ホールド回路１３からの出力電圧ＶＲＥＦがＡＤコンバ
ータ７にあける入力範囲（入力フルスケール）及びＤＡ
コンバータ９の出力範囲（出力フルスケール）を決定す
る。
即ち、第２図（Ａ＞に示すコンポジットビデオ信＠ａ又
は同図（Ｂ）に示す同期成分が除去された映像信号成分
すにおける輝度信号のピークレベルがピークホールド回
路１３の出力電圧ＶＲＥＦとなり、この結果、Ｎビット
のＡＤコンバータ７の分解能 （ＶＲＥＦ ／２’ ） は輝度レベルに応じて変動することになる。
は同図（Ｂ）に示す同期成分が除去された映像信号成分
すにおける輝度信号のピークレベルがピークホールド回
路１３の出力電圧ＶＲＥＦとなり、この結果、Ｎビット
のＡＤコンバータ７の分解能 （ＶＲＥＦ ／２’ ） は輝度レベルに応じて変動することになる。
このように入力輝度レベルに対応して変化するＡＤコン
バータ７の量子化レベルに対応したデジタル信号は、メ
モリ８に書き込まれた後、ＤＡコンバータ９で再びアナ
ログ信号に変換されるか、ＤＡコンバータ９でアナログ
信号に変換する際にもピークホールド回路１３の出力電
圧ＶＲＥＦによりＤＡコンバータ９のフルスケールも同
時に変わつでおり、その結果、ＤＡコンバータ９からは
自動的に最初のアナログレベルに変換されたアナログ信
号、即ち映像信号成分を得ることができる。
バータ７の量子化レベルに対応したデジタル信号は、メ
モリ８に書き込まれた後、ＤＡコンバータ９で再びアナ
ログ信号に変換されるか、ＤＡコンバータ９でアナログ
信号に変換する際にもピークホールド回路１３の出力電
圧ＶＲＥＦによりＤＡコンバータ９のフルスケールも同
時に変わつでおり、その結果、ＤＡコンバータ９からは
自動的に最初のアナログレベルに変換されたアナログ信
号、即ち映像信号成分を得ることができる。
第３図は本発明の他の実施例を示したブロック図であり
、第１図の実施例にあってはΔＤコンバータ７及びＤＡ
コンバータ９の基へ（電圧を輝度レベル（ピークレベル
）に応じて変動させていたが、第３図の実施例にあって
はＡＤコンバータ７の入力段にゲイン可変のアンプ１４
を設けると共にＤＡコンバータ９の出力段に同じくゲイ
ン可変のアンプ１５を設け、アンプ１４．１５のゲイン
制御により第１図の実施例と同じ機能を実現させるよう
にしたことを特徴とする。
、第１図の実施例にあってはΔＤコンバータ７及びＤＡ
コンバータ９の基へ（電圧を輝度レベル（ピークレベル
）に応じて変動させていたが、第３図の実施例にあって
はＡＤコンバータ７の入力段にゲイン可変のアンプ１４
を設けると共にＤＡコンバータ９の出力段に同じくゲイ
ン可変のアンプ１５を設け、アンプ１４．１５のゲイン
制御により第１図の実施例と同じ機能を実現させるよう
にしたことを特徴とする。
即ら、第３図において、可変アンプ１４は不図示のピー
クホールド回路１３の出力電圧ＶＲＥＦに応じて常にＡ
Ｄコンバータ７のダイナミックレンジ範囲の一杯に入力
信号が撮れるようにゲインを制御する。一方、可変アン
プ１５についてはアンプ１４のゲイン制御で伸長あるい
は圧縮されている信号をピークホールド回路１３の出力
電圧ＶＲＥＦに基づいてアンプ１４のゲイン制御に対し
逆方向にゲイン制御して最初の振幅を復元するように制
御するものである。
クホールド回路１３の出力電圧ＶＲＥＦに応じて常にＡ
Ｄコンバータ７のダイナミックレンジ範囲の一杯に入力
信号が撮れるようにゲインを制御する。一方、可変アン
プ１５についてはアンプ１４のゲイン制御で伸長あるい
は圧縮されている信号をピークホールド回路１３の出力
電圧ＶＲＥＦに基づいてアンプ１４のゲイン制御に対し
逆方向にゲイン制御して最初の振幅を復元するように制
御するものである。
第４図は本発明の他の実施例を示したブロック図であり
、この実施例にあってはビデオフロッピー再生機の伝送
部分に本発明を適用したことを特徴とする。
、この実施例にあってはビデオフロッピー再生機の伝送
部分に本発明を適用したことを特徴とする。
第４図において、ビデオフロッピー１からの再生信号は
再生ヘッド２、プリアンプ３、復調回路４、デイエンフ
ァシス回路５及び同期除去回路６を経て映像信号成分の
みが次のγ補正回路１６に送られる。一般にビデオ信号
はＣＲＴで再生されるため、ＣＲＴのもつγ特性が予め
補償されている。このγ特性を伝送受信機用に補正する
のがγ補正回路１６の機能となる。
再生ヘッド２、プリアンプ３、復調回路４、デイエンフ
ァシス回路５及び同期除去回路６を経て映像信号成分の
みが次のγ補正回路１６に送られる。一般にビデオ信号
はＣＲＴで再生されるため、ＣＲＴのもつγ特性が予め
補償されている。このγ特性を伝送受信機用に補正する
のがγ補正回路１６の機能となる。
γ補正回路１６で黒側か圧縮された信号はピークホール
ド回路１３でγ補正後の映像信号のピーク値を基準電圧
とするＡＤコンバータ７に入力された後、メモリ８に取
り込まれ、更にＤＡコンバータ９で再びアナログ信号に
変換されて電話回線に出力される。
ド回路１３でγ補正後の映像信号のピーク値を基準電圧
とするＡＤコンバータ７に入力された後、メモリ８に取
り込まれ、更にＤＡコンバータ９で再びアナログ信号に
変換されて電話回線に出力される。
ここでＤＡコンバータ９は第１，３図に示したビデオ帯
域をもつＤＡコンバータではなく、伝送信号出力用の電
話回線の帯域（数ＫＨ２＞を持っているが、基準電圧’
ＶＲＥＦに基づいて最初の信号レベルを復元する点は第
１，３図と同じである。
域をもつＤＡコンバータではなく、伝送信号出力用の電
話回線の帯域（数ＫＨ２＞を持っているが、基準電圧’
ＶＲＥＦに基づいて最初の信号レベルを復元する点は第
１，３図と同じである。
第５図はＡＤコンバータ及びＤＡコンバータの基準電圧
ＶＲＥＦを決定する他の実施例を示したブロック図であ
る。
ＶＲＥＦを決定する他の実施例を示したブロック図であ
る。
即ち、前述の実施例にあってはピークホールド回路によ
り基準電圧ＶＲＥＦを決定していたが、第５図の実施例
にあっては、同期除去回路６からの出力をローパスフィ
ルタ（ＬＰＦ）１８により信号中の高酸成分をある程度
除去し、続いてＡＤコンバータ１９により１フイールド
内のレベルを複数回サンプリングしてＣＰ（Ｊ２０に取
り込む。ＣＰＵ２０にあっては取り込まれた復改レベル
の平均計算により映像信号の平均レベル（ＶＡｖＦ）を
求めて基準電圧ＶＲＥＦとしたり、あるいは平均レベル
（ＶＡＶＥ）に所定の定ｖｉＫを掛は合せた値（Ｋ−Ｖ
ＡＶＥ）を基準電圧ＶＲＥＦとするものである。
り基準電圧ＶＲＥＦを決定していたが、第５図の実施例
にあっては、同期除去回路６からの出力をローパスフィ
ルタ（ＬＰＦ）１８により信号中の高酸成分をある程度
除去し、続いてＡＤコンバータ１９により１フイールド
内のレベルを複数回サンプリングしてＣＰ（Ｊ２０に取
り込む。ＣＰＵ２０にあっては取り込まれた復改レベル
の平均計算により映像信号の平均レベル（ＶＡｖＦ）を
求めて基準電圧ＶＲＥＦとしたり、あるいは平均レベル
（ＶＡＶＥ）に所定の定ｖｉＫを掛は合せた値（Ｋ−Ｖ
ＡＶＥ）を基準電圧ＶＲＥＦとするものである。
尚、上記の実施例は静止画アナログビデオ信号をデジタ
ル変換した後に再度アナログ信号に変換するＡＤ−ＤＡ
変換回路を例にとるものであったが、静止画アナログビ
デオ信号に限定されず、適宜のアナログ信号を対象とす
るＡＤ−ＤＡ変換回路につき本発明をそのまま適用する
ことができる。
ル変換した後に再度アナログ信号に変換するＡＤ−ＤＡ
変換回路を例にとるものであったが、静止画アナログビ
デオ信号に限定されず、適宜のアナログ信号を対象とす
るＡＤ−ＤＡ変換回路につき本発明をそのまま適用する
ことができる。
［発明の効果］
以上説明したように本発明によれば、ＡＤ変換器及びＤ
Ａ変換器の分解能を充分且つ有効に活用できるため、微
小なアナログ信号の変化であっても忠実に再現すること
ができる。
Ａ変換器の分解能を充分且つ有効に活用できるため、微
小なアナログ信号の変化であっても忠実に再現すること
ができる。
特にアナログビデオ信号の変換処理にあっては、例えば
全体的に暗い画面を再生した場合等に従来の基準電圧を
固定的に設定した場合にあっては、微小信号変化に対し
ては分解能が不足する恐れがあったが、本発明にあって
は自動釣に最適な分解能と′なり、再生画を忠実に再現
することができる。
全体的に暗い画面を再生した場合等に従来の基準電圧を
固定的に設定した場合にあっては、微小信号変化に対し
ては分解能が不足する恐れがあったが、本発明にあって
は自動釣に最適な分解能と′なり、再生画を忠実に再現
することができる。
第１図は本発明の一実施例を示した回路ブロック図；
第２図は第１図の信号波形図；
第３図は本発明の他の実施例を示した回路ブロック図：
第４図は静止画電送用に本発明を適用した回路ブロック
図； 第５図は本発明における基準電圧決定の他の実施例を示
した回路ブロック図である。 １：ビデオフロッピー ２：再生ヘッド ３：復調器 ５：デイエンファシス回路 ６；同期除去回路 ７：ＡＤコンバータ ８：メモリ ９：ＤＡコンバータ １０：同期付加回路 １１：同期分離回路 １２ ： ＣＰＵ回路 ピークホールド回路 γ補正回路 ローパスフィルタ ＡＤコンバータ ＣＰＵ
図； 第５図は本発明における基準電圧決定の他の実施例を示
した回路ブロック図である。 １：ビデオフロッピー ２：再生ヘッド ３：復調器 ５：デイエンファシス回路 ６；同期除去回路 ７：ＡＤコンバータ ８：メモリ ９：ＤＡコンバータ １０：同期付加回路 １１：同期分離回路 １２ ： ＣＰＵ回路 ピークホールド回路 γ補正回路 ローパスフィルタ ＡＤコンバータ ＣＰＵ
Claims (2)
- （１）静止画アナログビデオ信号等をデジタル信号に量
子化するＡＤ変換器と、該ＡＤ変換器からのデジタル信
号をアナログ信号に変換するＤＡ変換器とを備えたＡＤ
−ＤＡ変換回路に於いて、前記入力アナログ信号の振幅
変動に応じた前記ＡＤ変換器の基準電圧の変更により入
力フルスケールを入力振幅に追従させる第１の制御手段
と、該第１の制御手段による基準電圧の変更とは逆方向
に前記ＤＡ変換器の基準電圧を変更して出力アナログ信
号を元の入力アナログ信号の振幅に戻すように出力フル
スケールを制御する第２の制御手段を設けたことを特徴
とするＡＤ−ＤＡ変換回路。 - （２）静止画のアナログビデオ信号等をデジタル信号に
量子化するＡＤ変換器と、該ＡＤ変換器からのデジタル
信号をアナログ信号に変換するＤＡ変換器とを備えたＡ
Ｄ−ＤＡ変換装置に於いて、前記入力アナログ信号の振
幅変動に応じた利得制御により前記ＡＤ変換器の入力フ
ルスケールに一致するように入力アナログ信号を増幅す
る第１の増幅手段と、該第１の増幅手段の利得制御と逆
方向の利得制御により前記ＤＡ変換器で変換されたアナ
ログ信号を増幅する第２の増幅手段とを設けたことを特
徴とするＡＤ−ＤＡ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007362A JPH02188080A (ja) | 1989-01-13 | 1989-01-13 | Ａｄ―ｄａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007362A JPH02188080A (ja) | 1989-01-13 | 1989-01-13 | Ａｄ―ｄａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02188080A true JPH02188080A (ja) | 1990-07-24 |
Family
ID=11663854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007362A Pending JPH02188080A (ja) | 1989-01-13 | 1989-01-13 | Ａｄ―ｄａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02188080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009190624A (ja) * | 2008-02-15 | 2009-08-27 | Denso Corp | 電子制御装置、及び電子制御装置における演算方法 |
-
1989
- 1989-01-13 JP JP1007362A patent/JPH02188080A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009190624A (ja) * | 2008-02-15 | 2009-08-27 | Denso Corp | 電子制御装置、及び電子制御装置における演算方法 |
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