JPH02188865A - プロセッサ間共有メモリ管理装置 - Google Patents
プロセッサ間共有メモリ管理装置Info
- Publication number
- JPH02188865A JPH02188865A JP957989A JP957989A JPH02188865A JP H02188865 A JPH02188865 A JP H02188865A JP 957989 A JP957989 A JP 957989A JP 957989 A JP957989 A JP 957989A JP H02188865 A JPH02188865 A JP H02188865A
- Authority
- JP
- Japan
- Prior art keywords
- block
- memory
- pool
- identification information
- shared memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 6
- 230000002542 deteriorative effect Effects 0.000 abstract 2
- 239000013256 coordination polymer Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000000593 degrading effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101100524516 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA2 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチプロセッサシステムのプロセッサ間共
有メモリ管理装置に利用する。特に、プロセッサ間共有
メモリの排他管理制御に関するものであり、二つのプロ
セッサ間で効力を発揮する方式である。
有メモリ管理装置に利用する。特に、プロセッサ間共有
メモリの排他管理制御に関するものであり、二つのプロ
セッサ間で効力を発揮する方式である。
本発明はプロセッサ間共有メモリ管理装置において、
共有メモリ上に規定のブロック長に分割されたブロック
数Ｎのメモリブロックが連続したアドレスで集合された
ブロックプールならびにブロック長、ブロック数、メモ
リブロック番号を格納する環状バッファおよび次に取得
できるメモリブロックの番号識別情報を含むプール管理
テーブルを設け、このプール管理テーブルに基づいてセ
マフォを実現し非同期にメモリブロックにアクセスする
ことにより、 マルチプロセッサの性能およびメモリ効率を低下するこ
とな（、簡単なハードウェアで排他制御ができるように
したものである。
数Ｎのメモリブロックが連続したアドレスで集合された
ブロックプールならびにブロック長、ブロック数、メモ
リブロック番号を格納する環状バッファおよび次に取得
できるメモリブロックの番号識別情報を含むプール管理
テーブルを設け、このプール管理テーブルに基づいてセ
マフォを実現し非同期にメモリブロックにアクセスする
ことにより、 マルチプロセッサの性能およびメモリ効率を低下するこ
とな（、簡単なハードウェアで排他制御ができるように
したものである。
従来、マルチプロセッサシステムのプロセッサ間共有メ
モリ管理装置は、二つのプロセッサで共有し互いに非同
期にアクセスが可能な共有メモリを使用する場合に、共
有メモリ上の一つのアドレス空間に存在する情報を排他
的にアクセスし保護するために、ハードウェアで排他制
御を行うか、またはプロセッサ単位で使用するアドレス
空間を分離し、二つのプロセッサで同時に同一アドレス
をアクセスできないように制御していた。
モリ管理装置は、二つのプロセッサで共有し互いに非同
期にアクセスが可能な共有メモリを使用する場合に、共
有メモリ上の一つのアドレス空間に存在する情報を排他
的にアクセスし保護するために、ハードウェアで排他制
御を行うか、またはプロセッサ単位で使用するアドレス
空間を分離し、二つのプロセッサで同時に同一アドレス
をアクセスできないように制御していた。
しかし、このような従来のマルチプロセッサ間共有メモ
リ管理装置では、次に示すようにマルチプロセッサシス
テムの能力を有効に機能させることができない問題点が
あった。すなわち、（イ） ハードウェアで排他制御を
実現する場合には、 一つのプロセッサが共有メモリを一時占有すると、他方
のプロセッサは占有が解除されるまで、ハードウェアの
機能が停止して待機するために、完全なマルチプロセッ
サシステムとはならない。また、排他制御回路が特別に
必要となりハードウェアが複雑となる。
リ管理装置では、次に示すようにマルチプロセッサシス
テムの能力を有効に機能させることができない問題点が
あった。すなわち、（イ） ハードウェアで排他制御を
実現する場合には、 一つのプロセッサが共有メモリを一時占有すると、他方
のプロセッサは占有が解除されるまで、ハードウェアの
機能が停止して待機するために、完全なマルチプロセッ
サシステムとはならない。また、排他制御回路が特別に
必要となりハードウェアが複雑となる。
（ロ） 使用するアドレス空間を分離する場合には、
二つのプロセッサで使用するアドレス空間を分離した場
合に、項目（イ）のような機能が一時停止することは発
生しないが、メモリの使用効率が低下する。
合に、項目（イ）のような機能が一時停止することは発
生しないが、メモリの使用効率が低下する。
本発明は上記の欠点を解決するもので、マルチプロセッ
サの性能およびメモリ効率を低下することなく、簡単な
ハードウェアで排他制御ができるプロセッサ間共有メモ
リ管理装置を提供することを目的とする。
サの性能およびメモリ効率を低下することなく、簡単な
ハードウェアで排他制御ができるプロセッサ間共有メモ
リ管理装置を提供することを目的とする。
本発明は、二つのプロセッサと、この二つのプロセッサ
にバスを介して共有される共有メモリとを備えたプロセ
ッサ間共有メモリ管理装置において、上記共有メモリは
、Ｎを３以上の整数とするとき規定のブロック長に分割
されたブロック数Ｎのメモリブロックが連続したアドレ
スで集合されたブロックプールと、プール管理テーブル
とを含み、上記プール管理テーブルは、上記規定のブロ
ック長と、上記ブロック数と、上記各プロセッサに対応
する上記ブロックプールの先頭アドレスと、上記メモリ
ブロックのブロック番号が順に格納され上記各プロセッ
サが初期にアクセスする所定の隣合うブロック番号の番
号識別情報を「０」とし互いに逆方向にアクセスされる
ように定められたモジュロＮの番号識別情報を有するＮ
個の環状バッファと、上記各プロセッサが次に取得でき
るメモリブロックの番号識別情報とを含み、上記プール
管理テーブルの内容に基づいて上記各プロセッサが次に
取得できるメモリブロックの番号識別情報の和がモジュ
ロＮの（Ｎ−３＞以下のときに上記ブロックプールに非
同期にアクセスするように上記各プロセッサを制御する
手段を備えたことを特徴とする。
にバスを介して共有される共有メモリとを備えたプロセ
ッサ間共有メモリ管理装置において、上記共有メモリは
、Ｎを３以上の整数とするとき規定のブロック長に分割
されたブロック数Ｎのメモリブロックが連続したアドレ
スで集合されたブロックプールと、プール管理テーブル
とを含み、上記プール管理テーブルは、上記規定のブロ
ック長と、上記ブロック数と、上記各プロセッサに対応
する上記ブロックプールの先頭アドレスと、上記メモリ
ブロックのブロック番号が順に格納され上記各プロセッ
サが初期にアクセスする所定の隣合うブロック番号の番
号識別情報を「０」とし互いに逆方向にアクセスされる
ように定められたモジュロＮの番号識別情報を有するＮ
個の環状バッファと、上記各プロセッサが次に取得でき
るメモリブロックの番号識別情報とを含み、上記プール
管理テーブルの内容に基づいて上記各プロセッサが次に
取得できるメモリブロックの番号識別情報の和がモジュ
ロＮの（Ｎ−３＞以下のときに上記ブロックプールに非
同期にアクセスするように上記各プロセッサを制御する
手段を備えたことを特徴とする。
共有メモリに規定のブロック長に分割されたブロック数
Ｎのメモリブロックが連続したアドレス空間に集合され
たブロックプールおよびこのブロックプールを管理する
プール管理テーブルを設ける。プール管理テーブルには
、所定のブロック長とブロック数と各プロセッサに対応
するブロックプールの先頭アドレスと、メモリブロック
のブロック番号が順に格納され各プロセッサが初期にア
クセスする所定の隣合うブロック番号の番号識別情報を
「０」とし互いに逆方向にアクセスされるように定釣ら
れたモジユロＮの番号識別情報を有するＮ個の環状バッ
ファと、各プロセッサが次に取得できるメモリブロック
の番号識別情報とが含まれる。制御する手段は、プール
管理チー プルの内容に基づいて各プロセッサが次に取
得できるメモリブロックの番号識別情報の和がモジユロ
Ｎの（Ｎ−３＞以下のときにブロックプールにアクセス
するように各プロセッサを制御する。以上の動作により
マルチプロセッサの性能およびメモリ効率を低下するこ
とな（、簡単なハードウェアで排他制御ができる。
Ｎのメモリブロックが連続したアドレス空間に集合され
たブロックプールおよびこのブロックプールを管理する
プール管理テーブルを設ける。プール管理テーブルには
、所定のブロック長とブロック数と各プロセッサに対応
するブロックプールの先頭アドレスと、メモリブロック
のブロック番号が順に格納され各プロセッサが初期にア
クセスする所定の隣合うブロック番号の番号識別情報を
「０」とし互いに逆方向にアクセスされるように定釣ら
れたモジユロＮの番号識別情報を有するＮ個の環状バッ
ファと、各プロセッサが次に取得できるメモリブロック
の番号識別情報とが含まれる。制御する手段は、プール
管理チー プルの内容に基づいて各プロセッサが次に取
得できるメモリブロックの番号識別情報の和がモジユロ
Ｎの（Ｎ−３＞以下のときにブロックプールにアクセス
するように各プロセッサを制御する。以上の動作により
マルチプロセッサの性能およびメモリ効率を低下するこ
とな（、簡単なハードウェアで排他制御ができる。
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例プロセッサ間共有メモリ管理装置の
ブロック構成図である。第２図は本発明のプロセッサ間
共有メモリ管理装置のプール管理テーブルとブロックプ
ールとの関係を示す図である。第１図および第２図にお
いて、プロセッサ間共有メモリ管理装置は、二つのプロ
セッサとしてＣＰ ＵＩＯ□、ＣＰＵ１０２と、ＣＰ
ＵＩＯ，およびＣＰＵ１０２にバスを介して共有される
共有メーモリ２０とを備える。
図は本発明一実施例プロセッサ間共有メモリ管理装置の
ブロック構成図である。第２図は本発明のプロセッサ間
共有メモリ管理装置のプール管理テーブルとブロックプ
ールとの関係を示す図である。第１図および第２図にお
いて、プロセッサ間共有メモリ管理装置は、二つのプロ
セッサとしてＣＰ ＵＩＯ□、ＣＰＵ１０２と、ＣＰ
ＵＩＯ，およびＣＰＵ１０２にバスを介して共有される
共有メーモリ２０とを備える。
ここで本発明の特徴とするところは、共有メモリ２０は
、Ｎを３以上の整数とするとき規定のブロック長ＢＬに
分割されたブロック数ＮのメモリブロックＢ Ｕ Ｆ
ｏ ”−Ｂ Ｕ Ｆ Ｎ−１が連続したアドレスで集合
されたブロックプール２３と、プール管理テーブル２１
とを含み、プール管理テーブル２１は、規定のブロック
長ＢＬと、ブロック数Ｎと、各ＣＰＵｌ０に対応するブ
ロックプール２３の先頭アドレスＣＡＡＳＣＡＢと、メ
モリブロックＢＵＦのブロック番号ＢＵＦＮｏ ＝ＢＵ
ＦＮＮ−１が順に格納され各ＣＰ ＵＩＯが初期にアク
セスする所定の隣合うブロック番号ＢＵＦＮ、〜ＢＵＦ
Ｎ）ｌ−＋の番号識別情報を「０」とし互いに逆方向に
アクセスされるように定められたモジユロＮの番号識別
情報Ａ１Ｂを有するＮ個の環状バッファとしてブロック
環状管理テーブル２２と、各ＣＰ ＵＩＯが次に取得で
きるメモリブロックＢＵＦの番号識別情報Ａ、Ｂとを含
み、プール管理テーブル２１の内容に基づいて各ＣＰＵ
ｌ０が次に取得できるメモリブロックＢＵＦの番号識別
情報Ａ、Ｂの和がモジュロＮの（Ｎ３）以下のときにブ
ロックプール２３にアクセスするように各ＣＰ ＵＩＯ
を制御する手段として制御手段３０を備えたことにある
。
、Ｎを３以上の整数とするとき規定のブロック長ＢＬに
分割されたブロック数ＮのメモリブロックＢ Ｕ Ｆ
ｏ ”−Ｂ Ｕ Ｆ Ｎ−１が連続したアドレスで集合
されたブロックプール２３と、プール管理テーブル２１
とを含み、プール管理テーブル２１は、規定のブロック
長ＢＬと、ブロック数Ｎと、各ＣＰＵｌ０に対応するブ
ロックプール２３の先頭アドレスＣＡＡＳＣＡＢと、メ
モリブロックＢＵＦのブロック番号ＢＵＦＮｏ ＝ＢＵ
ＦＮＮ−１が順に格納され各ＣＰ ＵＩＯが初期にアク
セスする所定の隣合うブロック番号ＢＵＦＮ、〜ＢＵＦ
Ｎ）ｌ−＋の番号識別情報を「０」とし互いに逆方向に
アクセスされるように定められたモジユロＮの番号識別
情報Ａ１Ｂを有するＮ個の環状バッファとしてブロック
環状管理テーブル２２と、各ＣＰ ＵＩＯが次に取得で
きるメモリブロックＢＵＦの番号識別情報Ａ、Ｂとを含
み、プール管理テーブル２１の内容に基づいて各ＣＰＵ
ｌ０が次に取得できるメモリブロックＢＵＦの番号識別
情報Ａ、Ｂの和がモジュロＮの（Ｎ３）以下のときにブ
ロックプール２３にアクセスするように各ＣＰ ＵＩＯ
を制御する手段として制御手段３０を備えたことにある
。
このような構成のプロセッサ間共有メモリ管理装置の動
作を説明する。第３図は本発明のプロセッサ間共有メモ
リ管理装置の処理を示す図である。
作を説明する。第３図は本発明のプロセッサ間共有メモ
リ管理装置の処理を示す図である。
第２図において、プール管理テーブル２１には、ブロッ
ク数Ｎと、ブロック長ＢＬと、ＣＰＵ１０＋から見える
ブロックプール２３の先頭アドレスＣＡＡと、ＣＰＵ１
０２から見えるブロックプール２３の先頭アドレスＣＡ
Ｂと、Ｎ個の環状バッファとして見えるブロック環状管
理テーブル２２とがあり、ブロック環状管理テーブル２
２内には、「０」からｒＮ−ＩＪまでのブロック番号Ｂ
ＵＦＮｏ−ＢＵＦＮ１１−＋が入っている。
ク数Ｎと、ブロック長ＢＬと、ＣＰＵ１０＋から見える
ブロックプール２３の先頭アドレスＣＡＡと、ＣＰＵ１
０２から見えるブロックプール２３の先頭アドレスＣＡ
Ｂと、Ｎ個の環状バッファとして見えるブロック環状管
理テーブル２２とがあり、ブロック環状管理テーブル２
２内には、「０」からｒＮ−ＩＪまでのブロック番号Ｂ
ＵＦＮｏ−ＢＵＦＮ１１−＋が入っている。
さらにプール管理テーブル２１には、ｃ ｐ ＵＩＬが
次に取得できる番号識別情報Ａと、ＣＰ ＵＩＯ□が次
に取得できる番号識別情報Ｂとが含まれる。
次に取得できる番号識別情報Ａと、ＣＰ ＵＩＯ□が次
に取得できる番号識別情報Ｂとが含まれる。
プール環状管理テーブル２２は、一つでありＣＰＵ１０
、とＣＰ ＵＩＯ□とでは互いに逆方向にアクセスし、
初期の番号識別情報Ａはブロック環状管理テーブル２２
の先頭を「０」とし初期の番号識別情報Ｂはプール環状
管理テーブル２２の最後を「０」とする。
、とＣＰ ＵＩＯ□とでは互いに逆方向にアクセスし、
初期の番号識別情報Ａはブロック環状管理テーブル２２
の先頭を「０」とし初期の番号識別情報Ｂはプール環状
管理テーブル２２の最後を「０」とする。
次に初期処理でプール管理テーブル２１が作成され、Ｃ
Ｐ Ｕ１０＋ 、ＣＰ ＵＩＯ２が動作可能となると、
第３図に示すよな処理を行う。
Ｐ Ｕ１０＋ 、ＣＰ ＵＩＯ２が動作可能となると、
第３図に示すよな処理を行う。
各ＣＰＵｌ００、ＣＰＵｌ０□は、非同期にプール管理
テーブル２１にアクセスし、メモリブロックＢＵＦが取
得可能かをチエツクする（Ｐｌｏ、Ｐ ２０）。
テーブル２１にアクセスし、メモリブロックＢＵＦが取
得可能かをチエツクする（Ｐｌｏ、Ｐ ２０）。
チエツク条件は、
（Ａ十Ｂ）ｍｏｄＮ≦（Ｎ−３＞
である。
条件が満足すればステップＰ＋＋、ｐｅａに進みプ−ル
管理テーブル２１内の先頭アドレスＡ、Ｂで示されるブ
ロック環状管理テーブル２２内のメモリブロック番号Ｂ
ＵＦＮを取得し、各ＣＰＵ１０４、ＣＰ ＵＩＯ２に対
応する番号識別情報ＡＳＢに「＋１」を加算する。取得
したメモリブロック番号ＢＬＪＦＮとプール管理テーブ
ル２１内の情報であるブロック長ＢＬと先頭アドレスＣ
ＡＡＳＣＡＢとから実際に使用できるメモリブロックＢ
ＵＦの先頭アドレスを計算してそのメモリブロックＢＵ
Ｆを使用する（Ｐ１３、Ｐ２３）。
管理テーブル２１内の先頭アドレスＡ、Ｂで示されるブ
ロック環状管理テーブル２２内のメモリブロック番号Ｂ
ＵＦＮを取得し、各ＣＰＵ１０４、ＣＰ ＵＩＯ２に対
応する番号識別情報ＡＳＢに「＋１」を加算する。取得
したメモリブロック番号ＢＬＪＦＮとプール管理テーブ
ル２１内の情報であるブロック長ＢＬと先頭アドレスＣ
ＡＡＳＣＡＢとから実際に使用できるメモリブロックＢ
ＵＦの先頭アドレスを計算してそのメモリブロックＢＵ
Ｆを使用する（Ｐ１３、Ｐ２３）。
ステップＰ １０ｓ Ｐ ２０の条件が満足されない場
合には、他の処理を進めながら条件が満足されるのを待
つ。
合には、他の処理を進めながら条件が満足されるのを待
つ。
使用済となったメモリブロックＢＵＦを返却する場合に
は、取得時の逆操作を行い、メモリブロックＢＵＦのア
ドレスからメモリブロック番号ＢＵＦＮを得てそのメモ
リブロック番号ＢＵＦＮを番号識別情報Ａ、Ｂに「−１
」を加算したブロック環状管理テーブル２２の位置に書
込み、また各ＣＰＵｌ０． 、ＣＰＵ１０２に対応する
番号識別情報Ａ１Ｂに「−１」を加算して終了する。
は、取得時の逆操作を行い、メモリブロックＢＵＦのア
ドレスからメモリブロック番号ＢＵＦＮを得てそのメモ
リブロック番号ＢＵＦＮを番号識別情報Ａ、Ｂに「−１
」を加算したブロック環状管理テーブル２２の位置に書
込み、また各ＣＰＵｌ０． 、ＣＰＵ１０２に対応する
番号識別情報Ａ１Ｂに「−１」を加算して終了する。
メモリブロックＢＵＦが返却されることを待機している
処理への通知は今回割込を使用して実現し、また待機し
ていた処理は返却されたメモリブロックＢＵＦを取得で
きるようになる。
処理への通知は今回割込を使用して実現し、また待機し
ていた処理は返却されたメモリブロックＢＵＦを取得で
きるようになる。
以上説明したように排他制御回路による排他制御または
メモリ空間を分離していないためにマルチプロセッサの
性能を最大限に引出せる。
メモリ空間を分離していないためにマルチプロセッサの
性能を最大限に引出せる。
以上説明したように、本発明は、ハードウェアに特別な
メモリ排他制御回路が必要なく、共有メモリを非同期に
アクセスできマルチプロセッサの性能を最大限に引出せ
る優れた効果がある。さらに、メモリ効率を向上し、所
定長のブロックにしているためにフラグメンテーション
が発生しない利点がある。
メモリ排他制御回路が必要なく、共有メモリを非同期に
アクセスできマルチプロセッサの性能を最大限に引出せ
る優れた効果がある。さらに、メモリ効率を向上し、所
定長のブロックにしているためにフラグメンテーション
が発生しない利点がある。
第１図は本発明一実施例プロセッサ間共有メモリ管理装
置のブロック構成図。 第２図は本発明のプロセッサ間共有メモリ管理装置の共
有メモリ管理装置の共有メモリ管理テーブルとメモリブ
ロックプールとの関係を示す図。 第３図は本発明のプロセッサ間共有メモリ管理装置の処
理を示す図。 １０、１．１０．・・・ＣＰＵ、２０・・・共有メモリ
、２１・・・プール管理テーブル、２２・・・ブロック
環状管理テーブル、２３・・・ブロックプール、ＢＬ・
・・ブロック長、Ｎ・・・ブロック数、ＣＡＡ・・・Ｃ
Ｐ ＵＩＯ，に対応するメモリブロックの先頭アドレス
、ＣＡＢ・・・ＣＰＵｌ０□に対応するメモリブロック
の先頭アドレス、Ａ・・・ＣＰＵｌ０□が次に取得でき
る番号識別情報、Ｂ・・・ＣＰＵｌ０□が次に取得でき
る番号識別情報、ＢＵＦ、−ＢｔＪＦ、−、・・・メモ
リブロック、２３・・・ブロックプール、ＢＵＦＮ０〜
ＢＵＦ１’ｈ−＋・・・メモリブロック番号、３０・・
・制御手段。 大把例込理浣明図 毘 ３ 回
置のブロック構成図。 第２図は本発明のプロセッサ間共有メモリ管理装置の共
有メモリ管理装置の共有メモリ管理テーブルとメモリブ
ロックプールとの関係を示す図。 第３図は本発明のプロセッサ間共有メモリ管理装置の処
理を示す図。 １０、１．１０．・・・ＣＰＵ、２０・・・共有メモリ
、２１・・・プール管理テーブル、２２・・・ブロック
環状管理テーブル、２３・・・ブロックプール、ＢＬ・
・・ブロック長、Ｎ・・・ブロック数、ＣＡＡ・・・Ｃ
Ｐ ＵＩＯ，に対応するメモリブロックの先頭アドレス
、ＣＡＢ・・・ＣＰＵｌ０□に対応するメモリブロック
の先頭アドレス、Ａ・・・ＣＰＵｌ０□が次に取得でき
る番号識別情報、Ｂ・・・ＣＰＵｌ０□が次に取得でき
る番号識別情報、ＢＵＦ、−ＢｔＪＦ、−、・・・メモ
リブロック、２３・・・ブロックプール、ＢＵＦＮ０〜
ＢＵＦ１’ｈ−＋・・・メモリブロック番号、３０・・
・制御手段。 大把例込理浣明図 毘 ３ 回
Claims (1)
- 【特許請求の範囲】 １、二つのプロセッサと、この二つのプロセッサにバス
を介して共有される共有メモリとを備えたプロセッサ間
共有メモリ管理装置において、上記共有メモリは、Ｎを
３以上の整数とするとき規定のブロック長に分割された
ブロック数Ｎのメモリブロックが連続したアドレスで集
合されたブロックプールと、プール管理テーブルとを含
み、上記プール管理テーブルは、上記規定のブロック長
と、上記ブロック数と、上記各プロセッサに対応する上
記ブロックプールの先頭アドレスと、上記メモリブロッ
クのブロック番号が順に格納され上記各プロセッサが初
期にアクセスする所定の隣合うブロック番号の番号識別
情報を「０」とし互いに逆方向にアクセスされるように
定められたモジュロＮの番号識別情報を有するＮ個の環
状バッファと、上記各プロセッサが次に取得できるメモ
リブロックの番号識別情報とを含み、 上記プール管理テーブルの内容に基づいて上記各プロセ
ッサが次に取得できるメモリブロックの番号識別情報の
和がモジュロＮの（Ｎ−３）以下のときに上記ブロック
プールに非同期にアクセスするように上記各プロセッサ
を制御する手段を備えた ことを特徴とするプロセッサ間共有メモリ管理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP957989A JPH02188865A (ja) | 1989-01-17 | 1989-01-17 | プロセッサ間共有メモリ管理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP957989A JPH02188865A (ja) | 1989-01-17 | 1989-01-17 | プロセッサ間共有メモリ管理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02188865A true JPH02188865A (ja) | 1990-07-24 |
Family
ID=11724222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP957989A Pending JPH02188865A (ja) | 1989-01-17 | 1989-01-17 | プロセッサ間共有メモリ管理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02188865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5634038A (en) * | 1994-03-17 | 1997-05-27 | Fujitsu Limited | Common memory protection system in a multiprocessor configuration using semaphore-flags stored at complementary addresses for enabling access to the memory |
-
1989
- 1989-01-17 JP JP957989A patent/JPH02188865A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5634038A (en) * | 1994-03-17 | 1997-05-27 | Fujitsu Limited | Common memory protection system in a multiprocessor configuration using semaphore-flags stored at complementary addresses for enabling access to the memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5922057A (en) | Method for multiprocessor system of controlling a dynamically expandable shared queue in which ownership of a queue entry by a processor is indicated by a semaphore | |
| US6823472B1 (en) | Shared resource manager for multiprocessor computer system | |
| JP4042945B2 (ja) | 共用資源を非同期的に更新するためのインターフェース・システムおよび方法 | |
| US5388237A (en) | Method of and apparatus for interleaving multiple-channel DMA operations | |
| US5386532A (en) | Method and apparatus for transferring data between a memory and a plurality of peripheral units through a plurality of data channels | |
| CA1324837C (en) | Synchronizing and processing of memory access operations in multiprocessor systems | |
| US5010482A (en) | Multi-event mechanism for queuing happened events for a large data processing system | |
| US5233701A (en) | System for managing interprocessor common memory | |
| US5193172A (en) | Memory management system for dispatching only to a selected high-use-priority task a maximum allocated and given highest-use-priority real-pages when requested | |
| JPS6150350B2 (ja) | ||
| JP3814521B2 (ja) | データ処理方法および装置 | |
| US20060190689A1 (en) | Method of addressing data in a shared memory by means of an offset | |
| JPH02188865A (ja) | プロセッサ間共有メモリ管理装置 | |
| JPH03212753A (ja) | 入出力装置に対するアトミックアクセス装置及び方法 | |
| US6823467B1 (en) | Method and apparatus for arbitrary resolution interval timeouts | |
| US5404549A (en) | Method for efficient access of data stored in a nexus table using queue tag indexes in a table portion | |
| JPH0444140A (ja) | 仮想メモリ制御方法 | |
| JPH06187312A (ja) | マルチｃｐｕシステムにおける処理方法および装置 | |
| JPS61136131A (ja) | 情報処理装置 | |
| JPH05334233A (ja) | データ転送装置 | |
| JP2933569B2 (ja) | 中央演算処理装置 | |
| JPH06208547A (ja) | 通信制御装置 | |
| JPH0314073A (ja) | ベクトル処理方式 | |
| JPS635432A (ja) | マイクロプロセツサ | |
| JPH03182945A (ja) | 主記憶内データ転送方式 |