JPH02189961A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02189961A JPH02189961A JP1010731A JP1073189A JPH02189961A JP H02189961 A JPH02189961 A JP H02189961A JP 1010731 A JP1010731 A JP 1010731A JP 1073189 A JP1073189 A JP 1073189A JP H02189961 A JPH02189961 A JP H02189961A
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- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/075—Connecting or disconnecting of bond wires
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は大規模に高密度、高集積化された半導体装置に
関する。
関する。
〈従来の技術〉
近年、ＯＡ（オフィスオートメーション）機器、ＡＶ（
オーディオビジュアル）機器の小型化、高機能化、高性
能化、低コスト化が強く要求され、それに伴もない、半
導体装置を大規模に高密度、高集積化することが要請さ
れている。
オーディオビジュアル）機器の小型化、高機能化、高性
能化、低コスト化が強く要求され、それに伴もない、半
導体装置を大規模に高密度、高集積化することが要請さ
れている。
この要請を満たす一手法としてＬＳＩの概念をさらに発
展させて、まとまったシステムの素子。
展させて、まとまったシステムの素子。
配線を１枚のウェハに集積するウェハスケール・インテ
グレーション（Ｗａｆｅｒ ５ｃａｌｅ ｉｎｔｅｇｒ
ａｔｉｏｎ。
グレーション（Ｗａｆｅｒ ５ｃａｌｅ ｉｎｔｅｇｒ
ａｔｉｏｎ。
以下、ＷＳＩと略す）という試みがある。このＷＳＩの
方式によれば、１枚のウェハに多くの機能ブロックを構
成し、それらを、ウェハ工程で結線するため、以下のよ
うな優れた特徴がある。
方式によれば、１枚のウェハに多くの機能ブロックを構
成し、それらを、ウェハ工程で結線するため、以下のよ
うな優れた特徴がある。
■高い素子密度、配線密度。
■ウニハエ程と同じ配線工程による高い配線信頼度。
■短い配線長による高速性、低ノイズ性。
■短い配線長による低消費電力性。
■各機能ブロゾクの一括処理、高密度化処理による低価
格化の可能性。
格化の可能性。
〈発明が解決しようとする課題〉
ところが、このＷＳＩ技術は一枚のウェハが種々の機能
ブロックを含み、それらがシステム化されたものである
ため、その−・部の回路素子等に不良か生じた時、全体
が不良となり、歩留りが悪い欠点があった。また、上記
ＷＳ＋技術では同一ウェハ工程で回路素子が作製される
ため、種類の異なった素子を組合わす事が困難で応用範
囲が狭くなる欠点があった。
ブロックを含み、それらがシステム化されたものである
ため、その−・部の回路素子等に不良か生じた時、全体
が不良となり、歩留りが悪い欠点があった。また、上記
ＷＳ＋技術では同一ウェハ工程で回路素子が作製される
ため、種類の異なった素子を組合わす事が困難で応用範
囲が狭くなる欠点があった。
そこで、本発明の目的は、大規模に高密度、高集積化で
きる」二に、歩留まりが良く、しかも、異なる工程で作
製される種類の異なる回路素子を容易に組み合わせるこ
とができて応用範囲の広い半く作用〉 本発明の半導体装置の集合基体を構成する各々の半導体
チップとしては通常の集積回路チップと同様に作製され
た良品チップが使用される。たとえば、この半導体チッ
プはウニハエ程に於て、ウェハに回路素子を組み込んだ
後、回路素子につながる所定の電極を作製後、ダイシン
グ等の手法により、所定の形状にウェハを切断して作製
された良品チップである。
きる」二に、歩留まりが良く、しかも、異なる工程で作
製される種類の異なる回路素子を容易に組み合わせるこ
とができて応用範囲の広い半く作用〉 本発明の半導体装置の集合基体を構成する各々の半導体
チップとしては通常の集積回路チップと同様に作製され
た良品チップが使用される。たとえば、この半導体チッ
プはウニハエ程に於て、ウェハに回路素子を組み込んだ
後、回路素子につながる所定の電極を作製後、ダイシン
グ等の手法により、所定の形状にウェハを切断して作製
された良品チップである。
また、仲介チップは集合基体を構成する際、」−記半導
体チツブ間の空隙部を埋めるものであって、たとえばガ
ラス板や絶縁膜に被覆されたノリコンデツブ等よりなり
、上記半導体チップが作製されるのと同様にダイシング
等の手法により所定の大きさに形成される。
体チツブ間の空隙部を埋めるものであって、たとえばガ
ラス板や絶縁膜に被覆されたノリコンデツブ等よりなり
、上記半導体チップが作製されるのと同様にダイシング
等の手法により所定の大きさに形成される。
集積回路を含む複数の半導体チップ及び仲介チップの側
面が接着層を介して接着されて、集合基体が形成された
後、通常の集積回路を形成する場合と同様にして、各半
導体チップの電極は所定パターンの配線にて接続される
。このように、本発明導体装置を提供することにある。
面が接着層を介して接着されて、集合基体が形成された
後、通常の集積回路を形成する場合と同様にして、各半
導体チップの電極は所定パターンの配線にて接続される
。このように、本発明導体装置を提供することにある。
く課題を解決するための手段〉
上記目的を達成するため、本発明の半導体装置は、集積
回路を含む複数の半導体チップの側面を接着層を介して
互いに接着して集合基体を形成１２、この集合基体に含
まれる各回路素子に夫々つながる複数の電極を配線によ
って接続したことを特徴としている。
回路を含む複数の半導体チップの側面を接着層を介して
互いに接着して集合基体を形成１２、この集合基体に含
まれる各回路素子に夫々つながる複数の電極を配線によ
って接続したことを特徴としている。
また、本発明の半導体装置では、上記集合基体は、基板
」二に半導体チップを接着して形成するのが望ましい。
」二に半導体チップを接着して形成するのが望ましい。
本発明の半導体装置は、集積回路を含む複数の半導体チ
ップの側面と回路素子を含まない仲介チップの側面とを
接着層を介して互いに接着して集合基体を形成し、この
集合基体に含まれる各回路素子に夫々つながる複数の電
極を配線によって接続したことを特徴としている。
ップの側面と回路素子を含まない仲介チップの側面とを
接着層を介して互いに接着して集合基体を形成し、この
集合基体に含まれる各回路素子に夫々つながる複数の電
極を配線によって接続したことを特徴としている。
また、本発明の半導体装置では、上記集合基体は基板−
１−に半導体チップと仲介チップを接着するのが望まし
い。
１−に半導体チップと仲介チップを接着するのが望まし
い。
の半導体装置は、異なったウェハより作製された複数個
の良品の半導体チップにより構成することが可能なので
、歩留よく得ることができる。
の良品の半導体チップにより構成することが可能なので
、歩留よく得ることができる。
また、表面が平滑な集合基体は、たとえば次のように作
製される。半導体チップ及び仲介チップの表面を平滑な
基板に対向させて、半導体チップ及び仲介チップを」二
足基板の所定位置に互いに隣接するような状態でワック
ス等で仮どめし、その後裏面側より、エポキシ、ポリイ
ミド等を半導体チップ及び仲介チップの間隙に充填し、
固化して、接着層を形成して、半導体チップ及び仲介チ
ップの側面を接着する。その後、ワックス等を所定温度
等で溶解除去すれば平滑な集合基体が作製される。
製される。半導体チップ及び仲介チップの表面を平滑な
基板に対向させて、半導体チップ及び仲介チップを」二
足基板の所定位置に互いに隣接するような状態でワック
ス等で仮どめし、その後裏面側より、エポキシ、ポリイ
ミド等を半導体チップ及び仲介チップの間隙に充填し、
固化して、接着層を形成して、半導体チップ及び仲介チ
ップの側面を接着する。その後、ワックス等を所定温度
等で溶解除去すれば平滑な集合基体が作製される。
また、平滑な基板上又は各半導体チップ及び仲介チップ
の裏面に接着層を形成し、基板上の所定位置に各半導体
チップ及び仲介チップを配置し、かつ半導体チップ及び
仲介チップ間の間隙に接着層か形成されるようにして基
板と半導体チップ及び仲介チップを一体化すると、表面
の平滑な丈夫な集合基体が形成される。
の裏面に接着層を形成し、基板上の所定位置に各半導体
チップ及び仲介チップを配置し、かつ半導体チップ及び
仲介チップ間の間隙に接着層か形成されるようにして基
板と半導体チップ及び仲介チップを一体化すると、表面
の平滑な丈夫な集合基体が形成される。
このように、本発明の集合基体は種々な方法で簡単安価
に作製され、したがって、半導体装置も簡単安価に作製
できる。本発明においては、使用する半導体チップは良
品を選択でき、かつ各々異なったプロセスをへた種々の
デバイスの半導体チップを使用できるため、歩留りよく
広い応用範囲の半導体装置を作製し得る。また集合基体
の大きさを任意に選べるためシステム設計の柔軟度が大
である。
に作製され、したがって、半導体装置も簡単安価に作製
できる。本発明においては、使用する半導体チップは良
品を選択でき、かつ各々異なったプロセスをへた種々の
デバイスの半導体チップを使用できるため、歩留りよく
広い応用範囲の半導体装置を作製し得る。また集合基体
の大きさを任意に選べるためシステム設計の柔軟度が大
である。
〈実施例〉
以下、本発明を図示の実施例により詳細に説明する。
実施例１
本実施例１は第１図乃至第５図に示され、複数の半導体
チップと仲介チップを側面にて互いに接着して集合基体
を形成するものである。
チップと仲介チップを側面にて互いに接着して集合基体
を形成するものである。
第２図は、ガラス、セラミック、メタル等よりなる平滑
な基板１の所定位置に、集積回路等を含む半導体チップ
ａ、ｂ、およびそれらの間隙を埋める仲介チップＡをワ
ックス２により接着した状態の部分断面図である。第３
図は、基板ｌに集積回路等を含む半導体チップａ、ｂ、
ｃ、ｄ、ｅ、ｆ及び仲介チップＡを接着した状態の斜視
概念図である。
な基板１の所定位置に、集積回路等を含む半導体チップ
ａ、ｂ、およびそれらの間隙を埋める仲介チップＡをワ
ックス２により接着した状態の部分断面図である。第３
図は、基板ｌに集積回路等を含む半導体チップａ、ｂ、
ｃ、ｄ、ｅ、ｆ及び仲介チップＡを接着した状態の斜視
概念図である。
先ず、第２図に示すように、基板ｌに液状ワックスをス
ピンナー等で塗布し、被膜状のワックス２を形成した後
、所定の温度圧力の条件下で、集積回路を含む良品の半
導体チップａ、ｂ及び仲介チップＡを基板１の所定位置
にチップ間に間隙３を有するように接着する。
ピンナー等で塗布し、被膜状のワックス２を形成した後
、所定の温度圧力の条件下で、集積回路を含む良品の半
導体チップａ、ｂ及び仲介チップＡを基板１の所定位置
にチップ間に間隙３を有するように接着する。
上記半導体チップａ及びｂはシリコン単結晶４４”、絶
縁膜５，５°、配線電極６．６°表面保護の絶縁膜７，
７°より形成されている。
縁膜５，５°、配線電極６．６°表面保護の絶縁膜７，
７°より形成されている。
ウェハ状シリコン単結晶４，４°には通常の集積回路を
作製するごとく、熱酸化、ＣＶ Ｄ （Ｃｈｅｍｉｃａ
ｌＶ ａｐｏｒ Ｄ ｅｐｏｓ ｉ ｔ １ｏｎ）法
等により作製されたＳｉＯ２、ＳｉＮ等よりなる絶縁膜
５，５°を利用して回路素子が組込まれる。配線電極６
．６°はＡＱ、Ｍｏ。
作製するごとく、熱酸化、ＣＶ Ｄ （Ｃｈｅｍｉｃａ
ｌＶ ａｐｏｒ Ｄ ｅｐｏｓ ｉ ｔ １ｏｎ）法
等により作製されたＳｉＯ２、ＳｉＮ等よりなる絶縁膜
５，５°を利用して回路素子が組込まれる。配線電極６
．６°はＡＱ、Ｍｏ。
Ｗ、ＷＳｉ等よりなり、ホトエッチ技術選択エッヂング
技術により絶縁膜５．５°の所定の位置に電極意を開け
た後、電子ビーム蒸着、スパッター等によりウェハ状シ
リコン単結晶４．４°全面に金属膜等が形成された後、
それをホトエッチ技術９遺択エツチング技術により所定
パターンにエツチングして形成される。その後、ウェハ
と同様の検査が行われ、良品の半導体チップａ、ｂが切
り出される。その後チップ状にて、低温ＣＶＤ等により
、５ｉｎ３．ＳｉＮ等よりなる絶縁膜７，７°がチップ
の上及び側面に被覆形成される。
技術により絶縁膜５．５°の所定の位置に電極意を開け
た後、電子ビーム蒸着、スパッター等によりウェハ状シ
リコン単結晶４．４°全面に金属膜等が形成された後、
それをホトエッチ技術９遺択エツチング技術により所定
パターンにエツチングして形成される。その後、ウェハ
と同様の検査が行われ、良品の半導体チップａ、ｂが切
り出される。その後チップ状にて、低温ＣＶＤ等により
、５ｉｎ３．ＳｉＮ等よりなる絶縁膜７，７°がチップ
の上及び側面に被覆形成される。
一方、仲介チップＡは回路素子を含んでいす、シリコン
単結晶４と同じ厚みのウェハ状シリコン８をダイシング
分割し、所定のチップ形状にした後、Ｓ ｌＯｖ 、
Ｓ ＩＮ等よりなる絶縁膜９を表面及び側面に被覆して
形成される。
単結晶４と同じ厚みのウェハ状シリコン８をダイシング
分割し、所定のチップ形状にした後、Ｓ ｌＯｖ 、
Ｓ ＩＮ等よりなる絶縁膜９を表面及び側面に被覆して
形成される。
その後、第４図に示すごとく、基板ｌ、半導体チップａ
、ｂ及び仲介チップＡ上にエポキシ、ポリイミド等をデ
イツプ又はスピンナー等で塗布し、チップ間の間隙３に
充填し、ワックス２が溶解しない温度条件等で固化し、
補強接着層１０を形成する。
、ｂ及び仲介チップＡ上にエポキシ、ポリイミド等をデ
イツプ又はスピンナー等で塗布し、チップ間の間隙３に
充填し、ワックス２が溶解しない温度条件等で固化し、
補強接着層１０を形成する。
次に、所定の温度条件でワックス２を溶解し、半導体チ
ップａ、ｂの端部の不要な補強接着層ｌＯを除去し、第
５図に示すごとく、半導体チップａ。
ップａ、ｂの端部の不要な補強接着層ｌＯを除去し、第
５図に示すごとく、半導体チップａ。
ｂ・・・、仲介チップＡよりなる集合基体Ｚを形成する
。
。
半導体チップおよび仲介チップの厚さは本実施例では３
００μ〜１ｍｍ程度あり、補強接着層１０により一体化
されている集合基体は、以後の工程にも十分耐えかつ使
用に際しても十分の強度を有している。
００μ〜１ｍｍ程度あり、補強接着層１０により一体化
されている集合基体は、以後の工程にも十分耐えかつ使
用に際しても十分の強度を有している。
しかる後ホトエッチ技術、選択エツチング技術により、
第１図に示すように、所定の電極窓１１゜１１’を形成
する。その後、Ａσ、Ｍｏ、Ｗ等の単層金属膜、ＴｉＡ
ｕ ＣｒＡｕ等の多重膜を電子ビーム蒸着、スパッタ
ー等により集合基体Ｚの全面に被覆後、ホトエッチ技術
、選択エツチング技術により所定パターンの配線１２を
作製して、各回路素子の電極を接続する。なお、この配
線１２はＮｉ等よりなる選択無電解メツキ、選択電解メ
ツキ等により形成し得る。
第１図に示すように、所定の電極窓１１゜１１’を形成
する。その後、Ａσ、Ｍｏ、Ｗ等の単層金属膜、ＴｉＡ
ｕ ＣｒＡｕ等の多重膜を電子ビーム蒸着、スパッタ
ー等により集合基体Ｚの全面に被覆後、ホトエッチ技術
、選択エツチング技術により所定パターンの配線１２を
作製して、各回路素子の電極を接続する。なお、この配
線１２はＮｉ等よりなる選択無電解メツキ、選択電解メ
ツキ等により形成し得る。
さらに、集合基体Ｚ及び配線１２上にスピンナ−等によ
り、ポリイミド、エポキシ等を塗布し、所定の条件で固
化して絶縁層１３を形成し、ポトエッチ技術１選択エツ
チング技術により、絶縁層１３、絶縁膜７，７°に所定
のパターンにて電極窓１４．１４’を形成する。その後
、−層目の配線１２を形成したのと同様にして、所定パ
ターンの配線１５を形成し、本発明の所望の半導体装置
を得る。
り、ポリイミド、エポキシ等を塗布し、所定の条件で固
化して絶縁層１３を形成し、ポトエッチ技術１選択エツ
チング技術により、絶縁層１３、絶縁膜７，７°に所定
のパターンにて電極窓１４．１４’を形成する。その後
、−層目の配線１２を形成したのと同様にして、所定パ
ターンの配線１５を形成し、本発明の所望の半導体装置
を得る。
実施例２
本実施例２は、第６．７図に示され、外付はリードへの
配線等を有する平滑な基板１７に半導体チップａ、ｂ及
び仲介チップＡを接着して集合基体を構成した半導体装
置である。
配線等を有する平滑な基板１７に半導体チップａ、ｂ及
び仲介チップＡを接着して集合基体を構成した半導体装
置である。
本実施例２に於ても実施例Ｉで使用した半導体チップａ
、ｂ 及び仲介チップＡを用いる。第６図は外付はリ
ード等への基板配線１６を有する基板１７」二に接着層
１８により半導体チップａ、ｂ及び仲介チップＡを接着
し、かつチップの間隙を埋めた集合基体Ｚの状態を示し
ている。
、ｂ 及び仲介チップＡを用いる。第６図は外付はリ
ード等への基板配線１６を有する基板１７」二に接着層
１８により半導体チップａ、ｂ及び仲介チップＡを接着
し、かつチップの間隙を埋めた集合基体Ｚの状態を示し
ている。
先ず、半導体チップａの裏面又は必要に応じ基作製後、
第２層目配線電極２１の所定部と所定の基板配線１６を
ワイヤー２２等にて接続し、実施例２に於ける本発明所
望の半導体装置を得る。
第２層目配線電極２１の所定部と所定の基板配線１６を
ワイヤー２２等にて接続し、実施例２に於ける本発明所
望の半導体装置を得る。
本実施例２に於ては集合基体Ｚは基板１７と一体化して
いるノーめ、集合基体Ｚの強度が強く、半導体装置の作
製が容易になるとともに、基板」二に他の半導体チップ
、個別部品等の設置が可能で、より付加価値の高い半導
体装置を作製し得る。
いるノーめ、集合基体Ｚの強度が強く、半導体装置の作
製が容易になるとともに、基板」二に他の半導体チップ
、個別部品等の設置が可能で、より付加価値の高い半導
体装置を作製し得る。
」−記実施例１，２に於ては、使用するチップの側面に
絶縁膜を被覆する場合について述べたが、側面に絶縁膜
を被覆しない場合に於ても作製し得る事は明白である。
絶縁膜を被覆する場合について述べたが、側面に絶縁膜
を被覆しない場合に於ても作製し得る事は明白である。
また、半導体チップ間の間隙部を埋める仲介チップとし
てシリコンを用いる場合について述べたが、ガラス、セ
ラミック等の絶縁体であれば、いずれの飼料でも使用可
能である。
てシリコンを用いる場合について述べたが、ガラス、セ
ラミック等の絶縁体であれば、いずれの飼料でも使用可
能である。
また、集合基体」二に二層の配線を、作製する場合につ
いて述べたが、同様にして、さらに多層の配線を作製し
得ることは明白である。
いて述べたが、同様にして、さらに多層の配線を作製し
得ることは明白である。
また、半導体チップとして、シリコン単結晶を板１７の
上にエポキシ、ポリイミド等の接着剤を塗布し、チップ
ａを基板１７の所定の位置に設置する。その後、仲介チ
ップＡの裏面及び半導体チップａと隣接する側面に、又
必要窓じ、半導体チップａの仲介チップＡと対向する側
面にエポキシ、ポリイミド等の接着剤を塗布し、仲介チ
ップ八を基板１７の所定の位置に半導体チップａと隣接
し、かつそれとの間隙を埋めるように設置する。
上にエポキシ、ポリイミド等の接着剤を塗布し、チップ
ａを基板１７の所定の位置に設置する。その後、仲介チ
ップＡの裏面及び半導体チップａと隣接する側面に、又
必要窓じ、半導体チップａの仲介チップＡと対向する側
面にエポキシ、ポリイミド等の接着剤を塗布し、仲介チ
ップ八を基板１７の所定の位置に半導体チップａと隣接
し、かつそれとの間隙を埋めるように設置する。
同様にして順次タイルを貼るように、半導体チップｂを
基板１７」−の所定位置に設置し、エポキシポリイミド
等の接着剤を固化し、各半導体チップ及び仲介チップ間
の間隙、及びそれらと基板間に接着層１８を形成し、集
合基体Ｚを形成する。
基板１７」−の所定位置に設置し、エポキシポリイミド
等の接着剤を固化し、各半導体チップ及び仲介チップ間
の間隙、及びそれらと基板間に接着層１８を形成し、集
合基体Ｚを形成する。
なお、実施例１に於ける第４図における半導体チップお
よび仲介チップの表裏を逆にして、それらをエポキシ、
ポリイミド等の接着剤でそれらの間隙を充填した状態で
基板１７の所定位置に接着して集合基体を形成してもよ
い。
よび仲介チップの表裏を逆にして、それらをエポキシ、
ポリイミド等の接着剤でそれらの間隙を充填した状態で
基板１７の所定位置に接着して集合基体を形成してもよ
い。
その後、実施例１とまったく同様にして、第１層目の配
線１９．絶縁層２０．第２層目配線２１を】２ 用いる場合について述べたがＧａＡｓ、ＩｎＰ等他等地
導体を用いることができる事は明白である。
線１９．絶縁層２０．第２層目配線２１を】２ 用いる場合について述べたがＧａＡｓ、ＩｎＰ等他等地
導体を用いることができる事は明白である。
〈発明の効果〉
以」二より明らかなように、本発明によれば、半導体チ
ップを接着層を介して接着して集合基体を形成し、この
集合基体に含まれる各回路素子に夫々つながる複数の電
極を配線で接続するので、大規模に高密度化、高集積化
できる上に、異なる工程で作製される種類の異なる回路
素子を含む半導体チップを組み合わせて使用でき、また
異なる材料の半導体チップを使用でき、したがって、応
用範囲の広い半導体装置を得ることができる。
ップを接着層を介して接着して集合基体を形成し、この
集合基体に含まれる各回路素子に夫々つながる複数の電
極を配線で接続するので、大規模に高密度化、高集積化
できる上に、異なる工程で作製される種類の異なる回路
素子を含む半導体チップを組み合わせて使用でき、また
異なる材料の半導体チップを使用でき、したがって、応
用範囲の広い半導体装置を得ることができる。
また、本発明によれば、半導体チップを接着して集合基
体を構成するので、集合基体の大きさを自由に選定でき
、システムの設計に大きな柔軟性を持たせることができ
る。
体を構成するので、集合基体の大きさを自由に選定でき
、システムの設計に大きな柔軟性を持たせることができ
る。
また、本発明によれば、集合基体に用いる半導体チップ
は良品を選定できるので、歩留りが良く、低コストの半
導体装置を得ることができる。
は良品を選定できるので、歩留りが良く、低コストの半
導体装置を得ることができる。
また、本発明によれば、半導体チップの間に仲介チップ
を介在させたので、種々の寸法の半導体チップを隙間な
く、また、複数の半導体チップを種々の結合の仕方で組
み合せることができ、半導体チップの結合の仕方に融通
性を持たせることができる。
を介在させたので、種々の寸法の半導体チップを隙間な
く、また、複数の半導体チップを種々の結合の仕方で組
み合せることができ、半導体チップの結合の仕方に融通
性を持たせることができる。
また、本発明によれば、基板上に半導体チップや仲介チ
ップを接着して集合基体を形成するので、集合基体の強
度が強くなり、かつ集合基体の作製が簡単、安価になり
、したがって、半導体装置が簡単、安価に作製できる。
ップを接着して集合基体を形成するので、集合基体の強
度が強くなり、かつ集合基体の作製が簡単、安価になり
、したがって、半導体装置が簡単、安価に作製できる。
第１図は本発明の一実施例の半導体装置の断面図、第２
．４，５図は」１記実施例の製造工程における断面図、
第３図は上記実施例の製造工程を示す斜視図、第６図は
本発明の他の実施例の半導体装置の製造工程における断
面図、第７図は」−記他の実施例の半導体装置の断面図
である。 ａ、ｂ、ｃ、ｄ、ｅ、ｆ・・・半導体チップ、Ａ・・・
仲介チップ、４．４“・・・シリコン単結晶、８ シリ
コン板、５．７．５’、７“、９・・・絶縁膜、１０・
・・接着層、１２．１５・・・配線電極、 １３・
・・絶縁層、１６・・基板配線、 １７・・・基板、１
８・・・接着層、２１・・・配線、２２・・・ワイヤー
．４，５図は」１記実施例の製造工程における断面図、
第３図は上記実施例の製造工程を示す斜視図、第６図は
本発明の他の実施例の半導体装置の製造工程における断
面図、第７図は」−記他の実施例の半導体装置の断面図
である。 ａ、ｂ、ｃ、ｄ、ｅ、ｆ・・・半導体チップ、Ａ・・・
仲介チップ、４．４“・・・シリコン単結晶、８ シリ
コン板、５．７．５’、７“、９・・・絶縁膜、１０・
・・接着層、１２．１５・・・配線電極、 １３・
・・絶縁層、１６・・基板配線、 １７・・・基板、１
８・・・接着層、２１・・・配線、２２・・・ワイヤー
Claims (4)
- （１）集積回路を含む複数の半導体チップの側面を接着
層を介して互いに接着して集合基体を形成し、この集合
基体に含まれる各回路素子に夫々つながる複数の電極を
配線によって接続したことを特徴とする半導体装置。 - （２）請求項１に記載の半導体装置において、上記集合
基体は、基板上に半導体チップを接着して形成している
ことを特徴とする半導体装置。 - （３）集積回路を含む複数の半導体チップの側面と回路
素子を含まない仲介チップの側面とを接着層を介して互
いに接着して集合基体を形成し、この集合基体に含まれ
る各回路素子に夫々つながる複数の電極を配線によって
接続したことを特徴とする半導体装置。 - （４）請求項３に記載の半導体装置において、上記集合
基体は基板上に半導体チップと仲介チップを接着して形
成していることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010731A JPH02189961A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置 |
| US08/237,324 US5463246A (en) | 1988-12-29 | 1994-05-03 | Large scale high density semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010731A JPH02189961A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189961A true JPH02189961A (ja) | 1990-07-25 |
Family
ID=11758438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010731A Pending JPH02189961A (ja) | 1988-12-29 | 1989-01-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6379998B1 (en) | 1986-03-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
| JP2007260866A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-01-18 JP JP1010731A patent/JPH02189961A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6379998B1 (en) | 1986-03-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
| JP2007260866A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 半導体装置およびその製造方法 |
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