JPH02190033A - 並列処理形トランスバーサル等化器 - Google Patents
並列処理形トランスバーサル等化器Info
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- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 235000003976 Ruta Nutrition 0.000 description 1
- 240000005746 Ruta graveolens Species 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル通信システムの復調側で用いられる
並列処理形トランスバーザル等化器に係り、特に全ディ
ジタル化トランスバーザル等止器における高速化技術に
関する。
並列処理形トランスバーザル等化器に係り、特に全ディ
ジタル化トランスバーザル等止器における高速化技術に
関する。
（従来の技術）
周知のように、ディジタル通信システムの復調側では１
−ランスバーサル等止器が用いられるが、装置の小形化
、低消費電力化や無調整化等を企図してトランスバーサ
ル等化器もディジタル化が図られ実用化されてきている
。
−ランスバーサル等止器が用いられるが、装置の小形化
、低消費電力化や無調整化等を企図してトランスバーサ
ル等化器もディジタル化が図られ実用化されてきている
。
ここに、従来の全ディジタル化１ヘランスバーザル等化
器は、基本的には１個のトランスバーサル形フィルタと
制御回路とで構成される。トランスバーサル形フィルタ
は、（２Ｍ＋１）タップの遅延回路と、各タップごとに
設けられタップ出力ど前記制御回路からの重み付は制御
信号との乗ｒＬ操作をする乗算回路および各乗算回路の
出力を合成する加算回路とで構成され、遅延回路には例
えば復調器が形成出力する復調ベースバンド信号を識別
するＡ／ｌ’）′Ｒ，１ｉ器の出力が入力される。また
、制御回路は、例えば前記Ａ／Ｄ変喚器の出力が入力さ
れる（ ２ Ｍ ＋１ ）タップの遅延回路と、遅延回
路にて遅延されたデータ信号のうちの象限信号と誤差信
号とに基づき相関検出を行う（２Ｍ＋１）個の排他的論
理和回路と、各排他的論理和回路の出力状態に応じてア
ップカウント、ダウンカウントまたはヌルカウント等の
積分操作、即ち平均化操作をしてそれを前記重み付は制
御信号として出力する積分回路たるカウンタとで構成さ
れ、この制御回路の全部または大部分は相関回路とも称
されている。
器は、基本的には１個のトランスバーサル形フィルタと
制御回路とで構成される。トランスバーサル形フィルタ
は、（２Ｍ＋１）タップの遅延回路と、各タップごとに
設けられタップ出力ど前記制御回路からの重み付は制御
信号との乗ｒＬ操作をする乗算回路および各乗算回路の
出力を合成する加算回路とで構成され、遅延回路には例
えば復調器が形成出力する復調ベースバンド信号を識別
するＡ／ｌ’）′Ｒ，１ｉ器の出力が入力される。また
、制御回路は、例えば前記Ａ／Ｄ変喚器の出力が入力さ
れる（ ２ Ｍ ＋１ ）タップの遅延回路と、遅延回
路にて遅延されたデータ信号のうちの象限信号と誤差信
号とに基づき相関検出を行う（２Ｍ＋１）個の排他的論
理和回路と、各排他的論理和回路の出力状態に応じてア
ップカウント、ダウンカウントまたはヌルカウント等の
積分操作、即ち平均化操作をしてそれを前記重み付は制
御信号として出力する積分回路たるカウンタとで構成さ
れ、この制御回路の全部または大部分は相関回路とも称
されている。
以上要するに、従来のトランスバーサル等化器は、入力
するデータ信号の各タイムスロット毎に各タップ係数を
調整し、以てデータ信号の自動等化を行うようにしてい
る。
するデータ信号の各タイムスロット毎に各タップ係数を
調整し、以てデータ信号の自動等化を行うようにしてい
る。
（発明が解決しようとする課題）
しかしながら、前述した従来のトランスバーサル等化器
にあっては、データ信号の各タイムスロットごとにタッ
プ調整するようにしているので、扱えるデータ信号の伝
送速度の上限は制御回路たる相関回路やトランスバーサ
ル形フィルタの乗加算回路を構成するＩＣ（集積回路）
あるいはＬＳＩ（大規模集積回路）の最高動作速度で規
定されることになる。
にあっては、データ信号の各タイムスロットごとにタッ
プ調整するようにしているので、扱えるデータ信号の伝
送速度の上限は制御回路たる相関回路やトランスバーサ
ル形フィルタの乗加算回路を構成するＩＣ（集積回路）
あるいはＬＳＩ（大規模集積回路）の最高動作速度で規
定されることになる。
つまり、高速化の趨勢にあるディジタル通ｆＪｔでは、
ＩＣや■、ＳＩの最高動作速度よりも高い変調速度をも
つシステムが出現するに至っており、このようなシステ
ムでは従来のディジタル化トランスバーサル等化器は適
用できない、従って、このような場合従来では例えば相
関回路の積分回路をトランジスタ等で構成し、つまりア
ナログ回路を一部に含むトランスバーサル等化器で対処
するようにしている。しかし、これではディジモル化＋
−ランスバーザル等化器の特徴である小形化、低消費電
力化や無調整化等を達成できず、改善が望まれている。
ＩＣや■、ＳＩの最高動作速度よりも高い変調速度をも
つシステムが出現するに至っており、このようなシステ
ムでは従来のディジタル化トランスバーサル等化器は適
用できない、従って、このような場合従来では例えば相
関回路の積分回路をトランジスタ等で構成し、つまりア
ナログ回路を一部に含むトランスバーサル等化器で対処
するようにしている。しかし、これではディジモル化＋
−ランスバーザル等化器の特徴である小形化、低消費電
力化や無調整化等を達成できず、改善が望まれている。
本発明は、このような問題に鑑みなされたもので、その
目的は、複数のトランスバーサル形フィルタを並列的に
動作させ、個々のトランスバーサル形フィルタの動作速
度のＮ倍の伝送速度をもつデータ信号の自動等化をなし
得る全ディジタル化構成の並列処理形トランスバーサル
等化器を提供することにある。
目的は、複数のトランスバーサル形フィルタを並列的に
動作させ、個々のトランスバーサル形フィルタの動作速
度のＮ倍の伝送速度をもつデータ信号の自動等化をなし
得る全ディジタル化構成の並列処理形トランスバーサル
等化器を提供することにある。
（課題を解決するための手段）
前記目的を達成するために、本発明の並列処理形トラン
スバーサル等化器は次の如き構成を有する。
スバーサル等化器は次の如き構成を有する。
即ち、本発明の並列処理形トランスバーサル等化器は、
ディジタル通信システムにおける復調器が形成出力する
相互に直交する２チャネルの復調ベースバンド信号それ
ぞれを識別する第１および第２のＡ／Ｄ変換器と； 前
記復調器が形成出力するクロック信号をＮ分周する分周
器と； 前記第１および第２のＡ／Ｄ変換器の対応する
出力を１ビット宛順次遅延した（Ｎ−１）個の遅延出力
を形成する第１および第２の遅延回路と；（２Ｍ＋１）
個（Ｍは１以上の自然数）のタップ出力を前記分周器の
出力に従って保持出力する２個のラッチ回路、一方のラ
ッチ回路の出力と第１の制御信号とについて乗加算操作
をし同相側出力信号を形成出力する同相側乗加算器およ
び他方のラッチ回路の出力と第２の制御信号とについて
乗加算操作をし直交側出力信号を形成出力する直交側乗
加算器を備える２次元のトランスバーサル形フィルタで
あって、前記第１および第２のＡ／Ｄ変換器の対応する
出力を入力信号とする第１および第２のトランスバーサ
ル形フィルタ、前記第１の遅延回路の（Ｎ−１）個の遅
延出力の対応する遅延出力を入力とする（Ｎ−１）個の
第３のトランスバーサル形フィルタおよび前記第２の遅
延回路の（Ｎ−１）個の遅延出力の対応する遅延出力を
入力とする（Ｎ−１）個の第４のトランスバーサル形フ
ィルタと； 前記第１および第２のトランスバーサル形
フィルタ相互間において、および、前記第３および第４
のトランスバーサル形フィルタの同一遅延出力を対象と
するトランスバーサル形フィルタ相互間において、一方
のトランスバーサル形フィルタの同相側出力信号と他方
のトランスバーサル形フィルタの直交側出力信号とを入
力とする２Ｎ個の加算器と； 前記第１および第３のト
ランスバーサル形フィルタの同相側出力信号を一方の入
力とする前記Ｎ個の加算器の出力を受けてそれを直列信
号へ変換する第１の並列／直列変換器、および、前記第
２および第４のトランスバーサル形フィルタの同相側出
力を一方の入力とする前記Ｎ個の加算器の出力を受けて
それを直列信号へ変換する第２の並列／直列変換器と；
前記分周器の出力に従って相関動作をする相関回路で
あって、前記第１および第２の並列／直列変換器の対応
する出力のうちの象限信号と誤・差信号とに基づき相関
検出をしその結果について積分操作を施して前記第１の
制御信号を形成出力する２Ｎ個の相関回路、および、前
記第１および第２の並列／直列変換器の各出力において
一方の出力の象限信号と他方の出力の誤差信号とに基づ
き相関検出をしその結果について積分操作を施して前記
第２の制御信号を形成出力する２Ｎ個の相関回路と；を
備えていることを特徴とするものである。
ディジタル通信システムにおける復調器が形成出力する
相互に直交する２チャネルの復調ベースバンド信号それ
ぞれを識別する第１および第２のＡ／Ｄ変換器と； 前
記復調器が形成出力するクロック信号をＮ分周する分周
器と； 前記第１および第２のＡ／Ｄ変換器の対応する
出力を１ビット宛順次遅延した（Ｎ−１）個の遅延出力
を形成する第１および第２の遅延回路と；（２Ｍ＋１）
個（Ｍは１以上の自然数）のタップ出力を前記分周器の
出力に従って保持出力する２個のラッチ回路、一方のラ
ッチ回路の出力と第１の制御信号とについて乗加算操作
をし同相側出力信号を形成出力する同相側乗加算器およ
び他方のラッチ回路の出力と第２の制御信号とについて
乗加算操作をし直交側出力信号を形成出力する直交側乗
加算器を備える２次元のトランスバーサル形フィルタで
あって、前記第１および第２のＡ／Ｄ変換器の対応する
出力を入力信号とする第１および第２のトランスバーサ
ル形フィルタ、前記第１の遅延回路の（Ｎ−１）個の遅
延出力の対応する遅延出力を入力とする（Ｎ−１）個の
第３のトランスバーサル形フィルタおよび前記第２の遅
延回路の（Ｎ−１）個の遅延出力の対応する遅延出力を
入力とする（Ｎ−１）個の第４のトランスバーサル形フ
ィルタと； 前記第１および第２のトランスバーサル形
フィルタ相互間において、および、前記第３および第４
のトランスバーサル形フィルタの同一遅延出力を対象と
するトランスバーサル形フィルタ相互間において、一方
のトランスバーサル形フィルタの同相側出力信号と他方
のトランスバーサル形フィルタの直交側出力信号とを入
力とする２Ｎ個の加算器と； 前記第１および第３のト
ランスバーサル形フィルタの同相側出力信号を一方の入
力とする前記Ｎ個の加算器の出力を受けてそれを直列信
号へ変換する第１の並列／直列変換器、および、前記第
２および第４のトランスバーサル形フィルタの同相側出
力を一方の入力とする前記Ｎ個の加算器の出力を受けて
それを直列信号へ変換する第２の並列／直列変換器と；
前記分周器の出力に従って相関動作をする相関回路で
あって、前記第１および第２の並列／直列変換器の対応
する出力のうちの象限信号と誤・差信号とに基づき相関
検出をしその結果について積分操作を施して前記第１の
制御信号を形成出力する２Ｎ個の相関回路、および、前
記第１および第２の並列／直列変換器の各出力において
一方の出力の象限信号と他方の出力の誤差信号とに基づ
き相関検出をしその結果について積分操作を施して前記
第２の制御信号を形成出力する２Ｎ個の相関回路と；を
備えていることを特徴とするものである。
（作 用）
次に、前記の如く構成される本発明の並列処理形トラン
スバーサル等化器の作用を説明する。
スバーサル等化器の作用を説明する。
本発明では、復調器が形成出力する相互に直交する２チ
ャネルの復調ベースバンド信号それぞれに対応してＮ個
の２次元トランスバーサル形フィルタを配設し、それら
をＮ分周したクロック信号でもって並列的に動作させる
。
ャネルの復調ベースバンド信号それぞれに対応してＮ個
の２次元トランスバーサル形フィルタを配設し、それら
をＮ分周したクロック信号でもって並列的に動作させる
。
その結果、個々のトランスバーサル形フィルタの動作速
度のＮ倍の伝送速度をもつデータ信号の自動等化をなし
得ることになる。ここに、トランスバーサル形フィルタ
は２次元であるから、当該並列処理形トランスバーサル
等化器は従来のトランスバーサル等化器と同等の等化能
力を具備しているのである。
度のＮ倍の伝送速度をもつデータ信号の自動等化をなし
得ることになる。ここに、トランスバーサル形フィルタ
は２次元であるから、当該並列処理形トランスバーサル
等化器は従来のトランスバーサル等化器と同等の等化能
力を具備しているのである。
斯くして、本発明の並列処理形トランスバーサル等化器
によれば、全体的な動作周波数は従来のＮ分の１で良い
こととなるので、従来アナログ形でしか実現できなかっ
た高速トランスバーサル等化器を最高動作周波数の低い
ＬＳＩによって容易に構成でき、つまり、高速トランス
バーサル等化器を全ディジタル化でもって構成でき、装
置の小形化、低消費電力化や無調整化等ディジタル化本
来の特徴を十二分に発揮させ得る効果がある。
によれば、全体的な動作周波数は従来のＮ分の１で良い
こととなるので、従来アナログ形でしか実現できなかっ
た高速トランスバーサル等化器を最高動作周波数の低い
ＬＳＩによって容易に構成でき、つまり、高速トランス
バーサル等化器を全ディジタル化でもって構成でき、装
置の小形化、低消費電力化や無調整化等ディジタル化本
来の特徴を十二分に発揮させ得る効果がある。
（実 施 例）
以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例に係る並列処理形トランスバ
ーザル等化器、即ち、３タツプ（２Ｍ＋１においてＭ＝
１の場合）のトランスバーサル形フィルタを用いた２並
列処理（Ｎ−２の場合）形トランスバーザル等化器を示
す。
ーザル等化器、即ち、３タツプ（２Ｍ＋１においてＭ＝
１の場合）のトランスバーサル形フィルタを用いた２並
列処理（Ｎ−２の場合）形トランスバーザル等化器を示
す。
第１図において、ＤＰはＰチャネルのｆ３［調ベースバ
ンド信号、ＤＱ！、ｔＱチャネルの復調ベースバンド信
号であり、これらは図外の復調器が形成出力する相互に
直交するディジタル化アナログ信号である。Ｐチャネル
の復調ベースバンド信号ＤＰは（第１の）Ａ／Ｄ変換器
１にて量子化されてディジタルデータ信号となり、これ
はラッチ付３タツプトランスバーサル形フイルタ２の入
力信号となるとともに、１ビツトの遅延を行う（第１の
）遅延回路３を介してラッチ付３タツプトランスバーサ
ル形フイルタ４の入力信号となる。また、Ｑチャネルの
復調ベースバンド信号ＤＱは（第２の）Ａ／Ｄ変換器５
にて量子化されてディジタルデータ信号となり、これは
ラッチ付３タツプ■・ランスバーサル形フィルタ６の入
力信号となるとと６に、１ビツトの遅延を行う（第２の
）遅延回路７を介してラッチ（電ｔ ３タツプトランス
バーサル形フイルタ８の入力信号となる。
ンド信号、ＤＱ！、ｔＱチャネルの復調ベースバンド信
号であり、これらは図外の復調器が形成出力する相互に
直交するディジタル化アナログ信号である。Ｐチャネル
の復調ベースバンド信号ＤＰは（第１の）Ａ／Ｄ変換器
１にて量子化されてディジタルデータ信号となり、これ
はラッチ付３タツプトランスバーサル形フイルタ２の入
力信号となるとともに、１ビツトの遅延を行う（第１の
）遅延回路３を介してラッチ付３タツプトランスバーサ
ル形フイルタ４の入力信号となる。また、Ｑチャネルの
復調ベースバンド信号ＤＱは（第２の）Ａ／Ｄ変換器５
にて量子化されてディジタルデータ信号となり、これは
ラッチ付３タツプ■・ランスバーサル形フィルタ６の入
力信号となるとと６に、１ビツトの遅延を行う（第２の
）遅延回路７を介してラッチ（電ｔ ３タツプトランス
バーサル形フイルタ８の入力信号となる。
ＣＬＫは区外の復調器が形成出力するクロック信号（周
波数をｆ （＋４２）とする）であり、これは２分周器
９にて１／２の周波数のクロック信号ｆ／ ２ ＣＩ、
Ｋに変換される。このクロック信号ｆ／２ＣＬＫはラ
ッチ付３タツプＩ・ランスバーサル形フィルタ２．同４
．同６．同８の動作クロックとなる。なお、図示省略し
たが、クロック信号ＣＬ、Ｋと同ｆ／２ＣＬＫの一方ま
たは双方はその他の回路要素にも供給される。
波数をｆ （＋４２）とする）であり、これは２分周器
９にて１／２の周波数のクロック信号ｆ／ ２ ＣＩ、
Ｋに変換される。このクロック信号ｆ／２ＣＬＫはラ
ッチ付３タツプＩ・ランスバーサル形フィルタ２．同４
．同６．同８の動作クロックとなる。なお、図示省略し
たが、クロック信号ＣＬ、Ｋと同ｆ／２ＣＬＫの一方ま
たは双方はその他の回路要素にも供給される。
４個のラッチ付３タツプトランスバーサル形フイルタは
、以下単に「フィルタ］と記すが、後述するようにいず
れも同一構成の２次元のフィルタであって、同相側のタ
ップ制御信号（第１の制御信号）ａと直交側のタップ制
御信号（第２の制御信号）ｂとを受けて、等化信号たる
同相側出力信号Ｃと直交側出力信号ｄをそれぞれ対応す
る加算器１０〜同１３へ形成出力する。
、以下単に「フィルタ］と記すが、後述するようにいず
れも同一構成の２次元のフィルタであって、同相側のタ
ップ制御信号（第１の制御信号）ａと直交側のタップ制
御信号（第２の制御信号）ｂとを受けて、等化信号たる
同相側出力信号Ｃと直交側出力信号ｄをそれぞれ対応す
る加算器１０〜同１３へ形成出力する。
加算器１０は、フィルタ２（第１のｌ・ランスバーサル
形フィルタ）の同相側出力信号Ｃとフィルタ６（第２の
トランスバーサル形フィルタ）の直交側出力信号ｄとを
加算し、それを（第１の）並列／直列変換器１４の一方
の入力へ与える。加算器】１は、フィルタ４（第３のト
ランスバーサル形フィルタ）の同相側出力信号Ｃとフィ
ルタ８（第４のトランスバーサル形フィルタ）の直交側
出力信号ｄとを加算し、それを並列／直列変換器１４の
他方の入力へ与える。
形フィルタ）の同相側出力信号Ｃとフィルタ６（第２の
トランスバーサル形フィルタ）の直交側出力信号ｄとを
加算し、それを（第１の）並列／直列変換器１４の一方
の入力へ与える。加算器】１は、フィルタ４（第３のト
ランスバーサル形フィルタ）の同相側出力信号Ｃとフィ
ルタ８（第４のトランスバーサル形フィルタ）の直交側
出力信号ｄとを加算し、それを並列／直列変換器１４の
他方の入力へ与える。
また、加算器１２は、フィルタ２の直交側出力信号ｄと
フィルタ６の同相側出力信号Ｃとを加算し、それを（第
２の）並列／直列変換器１５の一方の入力へ与える。加
算器１３は、フィルタ４の直交側出力信号ｄとフィルタ
８の同相側出力信号Ｃとを加算し、それを並列／直列変
換器１５の他方の入力へ与える。
フィルタ６の同相側出力信号Ｃとを加算し、それを（第
２の）並列／直列変換器１５の一方の入力へ与える。加
算器１３は、フィルタ４の直交側出力信号ｄとフィルタ
８の同相側出力信号Ｃとを加算し、それを並列／直列変
換器１５の他方の入力へ与える。
並列／直列変換器１４．同１５では、再入力信号をクロ
ック信号ｆ ／ ２ ＣＬ Ｋでリタイミングしつつク
ロック信号ＣＬ Ｋに従って直列信号へ変換する。並列
／直列変換器１４の出力は同相側等化信号ｅとなり、並
列／直列変換器１５の出力は［Ｉｆ′。
ック信号ｆ ／ ２ ＣＬ Ｋでリタイミングしつつク
ロック信号ＣＬ Ｋに従って直列信号へ変換する。並列
／直列変換器１４の出力は同相側等化信号ｅとなり、並
列／直列変換器１５の出力は［Ｉｆ′。
交側等化信号ｇとなる。
相関回路１６〜同２３は、遅延回路、相関検出を行う排
他的論理和回路、積分動作を行うカウンタ等を備える。
他的論理和回路、積分動作を行うカウンタ等を備える。
並列／直列変換器（１４，１５）の出力はクロック信号
ＣＩ、 Ｋに従った直列信号であるから、そのクロック
信号ＣＬ Ｋでリタイミングしつつクロック信号ｆ ／
２ ＣＬ、 Ｋに従って相関動作を行う、ここに、相
関回路（１，６，１９゜２０．２２＞と同（１７，１８
，２１，２３）とは相互に逆相となるクロック信号ｆ
／ ２ ＣＩ、 Ｋによって１ビツトごとに交互に相関
動作を行うようになっている。
ＣＩ、 Ｋに従った直列信号であるから、そのクロック
信号ＣＬ Ｋでリタイミングしつつクロック信号ｆ ／
２ ＣＬ、 Ｋに従って相関動作を行う、ここに、相
関回路（１，６，１９゜２０．２２＞と同（１７，１８
，２１，２３）とは相互に逆相となるクロック信号ｆ
／ ２ ＣＩ、 Ｋによって１ビツトごとに交互に相関
動作を行うようになっている。
相関回路１６と同１７は並列／直列変換器１４の出力の
うちの象限信号と誤差信号とから、また相関回路１８と
同１９は並列／直列変換器１５の出力のうちの象限信号
と誤差信号とから、それぞれタップ制御信号ａを形成し
それを対応するフィルタ（２，４，６，８）の同相側制
御信号入力端へ与える。
うちの象限信号と誤差信号とから、また相関回路１８と
同１９は並列／直列変換器１５の出力のうちの象限信号
と誤差信号とから、それぞれタップ制御信号ａを形成し
それを対応するフィルタ（２，４，６，８）の同相側制
御信号入力端へ与える。
また、相関回路２０と同２１は並列／直列変換器１４の
出力のうちの象限信号と並列／直列変換器１５の出力の
うちの誤差信号とから、また相関回路２２と同２３は並
列／直列変換器１４の出力のうちの誤差信号と並列／直
列変換器１５の出力のうちの象限信号とから、それぞれ
タップ制御信号すを形成しそれを対応するフィルタ（２
，４゜６．８）の直交側制御信号入力端へ与える。
出力のうちの象限信号と並列／直列変換器１５の出力の
うちの誤差信号とから、また相関回路２２と同２３は並
列／直列変換器１４の出力のうちの誤差信号と並列／直
列変換器１５の出力のうちの象限信号とから、それぞれ
タップ制御信号すを形成しそれを対応するフィルタ（２
，４゜６．８）の直交側制御信号入力端へ与える。
次に、フィルタ（２，４，６，８）は第２図に示す如く
に構成される。第２図において、３０はＡ／Ｄ変換器（
１，５）あるいは遅延回路（３゜７）の出力であるディ
ジタルデータ信号の入力端子であり、この入力端子３０
には３タツプを構成する遅延回路３１．同３２が直列に
接続される。
に構成される。第２図において、３０はＡ／Ｄ変換器（
１，５）あるいは遅延回路（３゜７）の出力であるディ
ジタルデータ信号の入力端子であり、この入力端子３０
には３タツプを構成する遅延回路３１．同３２が直列に
接続される。
３３はクロック信号ｆ／２ＣＬＫの入力端子であり、こ
の入力端子３３にはラッチ回路３４．同３５が並列に接
続される。ラッチ回路３４．同３５の第１タツプ入力端
（５０，５１）は遅延回路３１の入力端（第１タツプ出
力端）に接続され、第２タツプ入力端（５２，５３）は
遅延回路３１の出力端（第２タツプ出力端であり、遅延
回路３２の入力端である）に接続され、第３タツプ入力
端（５４，５５）は遅延回路３２の出力端（第３タツプ
出力端）に接続される。また、ラッチ回路３４．同３５
の第１ラツチ出力端（６０，６１）。
の入力端子３３にはラッチ回路３４．同３５が並列に接
続される。ラッチ回路３４．同３５の第１タツプ入力端
（５０，５１）は遅延回路３１の入力端（第１タツプ出
力端）に接続され、第２タツプ入力端（５２，５３）は
遅延回路３１の出力端（第２タツプ出力端であり、遅延
回路３２の入力端である）に接続され、第３タツプ入力
端（５４，５５）は遅延回路３２の出力端（第３タツプ
出力端）に接続される。また、ラッチ回路３４．同３５
の第１ラツチ出力端（６０，６１）。
第２ラツチ出力端（６２，６３）および第３ラツチ出力
端（６４，６５）は対応する乗・加算器３６、同３７の
対応する入力端にそれぞれ接続される。
端（６４，６５）は対応する乗・加算器３６、同３７の
対応する入力端にそれぞれ接続される。
乗・加算器３６．同３７はそれぞれタップ制御信号の入
力端子（３８，３９）と出力端子（４０゜４１）を有し
、一方が同相側乗加算器、他方が直交側乗加算器として
機能する０例えば、乗・加算器３６が同相側乗加算器と
すれば入力端子３８にはタップ制御信号ａが印加され、
出力端子には同相側出力信号Ｃが出力される。また、直
交側乗加算器たる乗・加算器３７では入力端子３９には
タップ制御信号すが印加され、出力端子には直交側出力
信号ｄが出力されるのである。
力端子（３８，３９）と出力端子（４０゜４１）を有し
、一方が同相側乗加算器、他方が直交側乗加算器として
機能する０例えば、乗・加算器３６が同相側乗加算器と
すれば入力端子３８にはタップ制御信号ａが印加され、
出力端子には同相側出力信号Ｃが出力される。また、直
交側乗加算器たる乗・加算器３７では入力端子３９には
タップ制御信号すが印加され、出力端子には直交側出力
信号ｄが出力されるのである。
以上の構成において、フィルタ（２，４，６゜８）にお
ける乗・加算器３６と同３７のうち乗・加算器３６を同
相側乗加算器とし、同相側の信号状態を例示すれば、第
３図に示す如くになる。
ける乗・加算器３６と同３７のうち乗・加算器３６を同
相側乗加算器とし、同相側の信号状態を例示すれば、第
３図に示す如くになる。
即ち、第３図（ａ）は、フィルタ２および同８の入力デ
ィジタルデータ信号（即ち、Ａ／Ｄ変換器１および同５
の出力）および乗・加算器３６の入力端子３８に印加さ
れるタップ制御信号ａ（即ち、相関回路１６および同１
８の出力）を示す。
ィジタルデータ信号（即ち、Ａ／Ｄ変換器１および同５
の出力）および乗・加算器３６の入力端子３８に印加さ
れるタップ制御信号ａ（即ち、相関回路１６および同１
８の出力）を示す。
すると、フィルタ２および同８のラッチ回路３４の入力
状態は第３図（ｂ）に示すようになり、またフィルタ４
および同６のラッチ回路３４の入力状態は第３図（Ｃ）
に示すようになる。そして、ラッチ回路３４はクロック
信号ｆ／２ＣＬＫに従って入力信号をラッチするから、
ラッチ回路３４の出力状態はフィル、り２および同８で
は第３図（ｄ）に示すようになり、またフィルタ４およ
び同６では第３図（ｅ）に示すようになる。
状態は第３図（ｂ）に示すようになり、またフィルタ４
および同６のラッチ回路３４の入力状態は第３図（Ｃ）
に示すようになる。そして、ラッチ回路３４はクロック
信号ｆ／２ＣＬＫに従って入力信号をラッチするから、
ラッチ回路３４の出力状態はフィル、り２および同８で
は第３図（ｄ）に示すようになり、またフィルタ４およ
び同６では第３図（ｅ）に示すようになる。
その結果、各フィルタにおける乗・加算器３６では、ラ
ッチ回路３４の出力とタップ制御信号ａとの乗算が行わ
れ、その結果が加算されて出力端子４０から同相側出力
信号Ｃが出力される。同様のことが直交側の乗・加算器
３７においても行われ、出力端子４１から直交側出力信
号ｄが出力される。これらの出力信号は対応する加算器
で加算され、対応する並列／直列変換器にて直列信号へ
変換され、この直列信号から対応する相関回路がタップ
制御信号（ａ、ｂ）を形成する０以上の制御ループによ
ってフィルタ（２，４，６，８）のタップ係数が適正に
制御され、即ち自動等化が行われる。
ッチ回路３４の出力とタップ制御信号ａとの乗算が行わ
れ、その結果が加算されて出力端子４０から同相側出力
信号Ｃが出力される。同様のことが直交側の乗・加算器
３７においても行われ、出力端子４１から直交側出力信
号ｄが出力される。これらの出力信号は対応する加算器
で加算され、対応する並列／直列変換器にて直列信号へ
変換され、この直列信号から対応する相関回路がタップ
制御信号（ａ、ｂ）を形成する０以上の制御ループによ
ってフィルタ（２，４，６，８）のタップ係数が適正に
制御され、即ち自動等化が行われる。
斯くして、並列／直列変換器１４および同１５の出力に
は、入力ディジタルデータ信号と同じ周波数ｆのクロッ
ク速度をもつＰチャネルの同相側等化信号ｅおよびＱチ
ャネルの直交側等化信号ｇがそれぞれ得られることとな
る。
は、入力ディジタルデータ信号と同じ周波数ｆのクロッ
ク速度をもつＰチャネルの同相側等化信号ｅおよびＱチ
ャネルの直交側等化信号ｇがそれぞれ得られることとな
る。
なお、以上説明した実施例では、３タツプトランスバー
サル形フイルタによる２並列処理の構成を示したが、＝
ａに、ラッチ付（２Ｍ＋１）タップ（Ｍは１以上の自然
数）トランスバーザル形フィルタの２Ｎ個（Ｎは２以上
の自然数）を用いなＮ並列処理形トランスバーサル等化
器を構成できることは以上の説明から明らかである。
サル形フイルタによる２並列処理の構成を示したが、＝
ａに、ラッチ付（２Ｍ＋１）タップ（Ｍは１以上の自然
数）トランスバーザル形フィルタの２Ｎ個（Ｎは２以上
の自然数）を用いなＮ並列処理形トランスバーサル等化
器を構成できることは以上の説明から明らかである。
（発明の効果）
以上説明したように、本発明の並列処理形トランスバー
サル等化器によれば、復調器が形成出力する相互に直交
する２チャネルの復調ベースバンド信号それぞれに対応
してＮ個の２次元トランスバーサル形フィルタを配設し
、それらをＮ分周したクロック信号でもって並列的に動
作させるようにしたので個々のトランスバーサル形フィ
ルタの動作速度のＮ倍の伝送速度をもつデータ信号の自
動等化をなし得ることになる。換言すれば全体的な動作
周波数は従来のＮ分の１で良いこととなるので、従来ア
ナログ形でしか実現できなかった高速トランスバーサル
、等止器を最高動作周波数の低いＬＳＩによって容易に
構成でき、つまり、高速トランスバーサル等化器を全デ
ィジタル化でもって構成でき、装置の小形化、低消費電
力化や無調整化等ディジタル化本来の特徴を十二分に発
揮させ得る効果がある。
サル等化器によれば、復調器が形成出力する相互に直交
する２チャネルの復調ベースバンド信号それぞれに対応
してＮ個の２次元トランスバーサル形フィルタを配設し
、それらをＮ分周したクロック信号でもって並列的に動
作させるようにしたので個々のトランスバーサル形フィ
ルタの動作速度のＮ倍の伝送速度をもつデータ信号の自
動等化をなし得ることになる。換言すれば全体的な動作
周波数は従来のＮ分の１で良いこととなるので、従来ア
ナログ形でしか実現できなかった高速トランスバーサル
、等止器を最高動作周波数の低いＬＳＩによって容易に
構成でき、つまり、高速トランスバーサル等化器を全デ
ィジタル化でもって構成でき、装置の小形化、低消費電
力化や無調整化等ディジタル化本来の特徴を十二分に発
揮させ得る効果がある。
第１図は本発明の一実施例に係る並列処理形トランスバ
ーサル等化器の構成ブロック図、第２図はラッチ付３タ
ツプトランスバーサル形フイルタの構成ブロック図、第
３図は動作説明図である８１．５・・・・・・Ａ／Ｄ変
換器、 ３．７・・・・・・遅延回路、 ２，４，６．
８・・・・・・ラッチ付３タツプトランスバーザル形フ
イルタ、 １０，１１．．１２゜１３・・・・・・加
算器、 １４．１．５・・・・・・並列／直列変換器、
１．６−２３・・・・・・相関回路、 ３１１，３２
・・・・・・遅延回路、 ３４．３５・・・・・・ラッ
チ回路、３６．３７・・・・・・乗・加算器。 代理人 弁理士 八 幡 義 博 千”ａ シ゛タルｆ’−９ａ号（Ａ１０ｔｓａ（１，５
）Ａ＋４ ｕｌＤＨ３７）ｎＬｉ）（１１，／；、ｆ−
−一拘己３ラツナメ：、力芳市う、＋４寸３ターノフ゛
トランスバーでりし団“多）４ルタ／）７だ東、Ｊ Ａ
ＩＧ第 区 入か１シ゛グルダ４濾号 り。 Ｏう Ｄ＠ フィルタ２Ｈｌ）”同θグラッナヨ岡シ３４０入洲【９
（ｂ）
ーサル等化器の構成ブロック図、第２図はラッチ付３タ
ツプトランスバーサル形フイルタの構成ブロック図、第
３図は動作説明図である８１．５・・・・・・Ａ／Ｄ変
換器、 ３．７・・・・・・遅延回路、 ２，４，６．
８・・・・・・ラッチ付３タツプトランスバーザル形フ
イルタ、 １０，１１．．１２゜１３・・・・・・加
算器、 １４．１．５・・・・・・並列／直列変換器、
１．６−２３・・・・・・相関回路、 ３１１，３２
・・・・・・遅延回路、 ３４．３５・・・・・・ラッ
チ回路、３６．３７・・・・・・乗・加算器。 代理人 弁理士 八 幡 義 博 千”ａ シ゛タルｆ’−９ａ号（Ａ１０ｔｓａ（１，５
）Ａ＋４ ｕｌＤＨ３７）ｎＬｉ）（１１，／；、ｆ−
−一拘己３ラツナメ：、力芳市う、＋４寸３ターノフ゛
トランスバーでりし団“多）４ルタ／）７だ東、Ｊ Ａ
ＩＧ第 区 入か１シ゛グルダ４濾号 り。 Ｏう Ｄ＠ フィルタ２Ｈｌ）”同θグラッナヨ岡シ３４０入洲【９
（ｂ）
Claims (1)
- ディジタル通信システムにおける復調器が形成出力する
相互に直交する２チャネルの復調ベースバンド信号それ
ぞれを識別する第１および第２のＡ／Ｄ変換器と；前記
復調器が形成出力するクロック信号をＮ分周する分周器
と；前記第１および第２のＡ／Ｄ変換器の対応する出力
を１ビット宛順次遅延した（Ｎ−１）個の遅延出力を形
成する第１および第２の遅延回路と；（２Ｍ＋１）個（
Ｍは１以上の自然数）のタップ出力を前記分周器の出力
に従つて保持出力する２個のラッチ回路、一方のラッチ
回路の出力と第１の制御信号とについて乗加算操作をし
同相側出力信号を形成出力する同相側乗加算器および他
方のラッチ回路の出力と第２の制御信号とについて乗加
算操作をし直交側出力信号を形成出力する直交側乗加算
器を備える２次元のトランスバーサル形フィルタであっ
て、前記第１および第２のＡ／Ｄ変換器の対応する出力
を入力信号とする第１および第２のトランスバーサル形
フィルタ、前記第１の遅延回路の（Ｎ−１）個の遅延出
力の対応する遅延出力を入力とする（Ｎ−１）個の第３
のトランスバーサル形フィルタおよび前記第２の遅延回
路の（Ｎ−１）個の遅延出力の対応する遷延出力を入力
とする（Ｎ−１）個の第４のトランスバーサル形フィル
タと；前記第１および第２のトランスバーサル形フィル
タ相互間において、および、前記第３および第４のトラ
ンスバーサル形フィルタの同一遅延出力を対象とするト
ランスバーサル形フィルタ相互間において、一方のトラ
ンスバーサル形フィルタの同相側出力信号と他方のトラ
ンスバーサル形フィルタの直交側出力信号とを入力とす
る２Ｎ個の加算器と；前記第１および第３のトランスバ
ーサル形フィルタの同相側出力信号を一方の入力とする
前記Ｎ個の加算器の出力を受けてそれを直列信号へ変換
する第１の並列／直列変換器、および、前記第２および
第４のトランスバーサル形フィルタの同相側出力を一方
の入力とする前記Ｎ個の加算器の出力を受けてそれを直
列信号へ変換する第２の並列／直列変換器と；前記分周
器の出力に従って相関動作をする相関回路であって、前
記第１および第２の並列／直列変換器の対応する出力の
うちの象限信号と誤差信号とに基づき相関検出をしその
結果について積分操作を施して前記第１の制御信号を形
成出力する２Ｎ個の相関回路、および、前記第１および
第２の並列／直列変換器の各出力において一方の出力の
象限信号と他方の出力の誤差信号とに基づき相関検出を
しその結果について積分操作を施して前記第２の制御信
号を形成出力する２Ｎ個の相関回路と；を備えているこ
とを特徴とする並列処理形トランスバーサル等化器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010270A JPH065822B2 (ja) | 1989-01-19 | 1989-01-19 | 並列処理形トランスバーサル等化器 |
| CA002007922A CA2007922C (en) | 1989-01-19 | 1990-01-17 | Parallel mode adaptive transversal equalizer for high-speed digital communications system |
| EP90300541A EP0379375B1 (en) | 1989-01-19 | 1990-01-18 | Parallel mode adaptive transversal equalizer for high-speed digital communications system |
| DE69013524T DE69013524T2 (de) | 1989-01-19 | 1990-01-18 | Parallel arbeitender adaptiver Transversalentzerrer für digitales Hochgeschwindigkeitsübertragungssystem. |
| AU48569/90A AU617076B2 (en) | 1989-01-19 | 1990-01-18 | Parallel mode adaptive transversal equalizer for high-speed digital communications system |
| US07/467,580 US5005185A (en) | 1989-01-19 | 1990-01-19 | Parallel mode adaptive transversal equalizer for high-speed digital communications system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010270A JPH065822B2 (ja) | 1989-01-19 | 1989-01-19 | 並列処理形トランスバーサル等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02190033A true JPH02190033A (ja) | 1990-07-26 |
| JPH065822B2 JPH065822B2 (ja) | 1994-01-19 |
Family
ID=11745624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010270A Expired - Lifetime JPH065822B2 (ja) | 1989-01-19 | 1989-01-19 | 並列処理形トランスバーサル等化器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5005185A (ja) |
| EP (1) | EP0379375B1 (ja) |
| JP (1) | JPH065822B2 (ja) |
| AU (1) | AU617076B2 (ja) |
| CA (1) | CA2007922C (ja) |
| DE (1) | DE69013524T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793806A (en) * | 1993-01-18 | 1998-08-11 | Nec Corporation | Transversal filter capable of processing an input signal high data rate |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0543568A2 (en) * | 1991-11-22 | 1993-05-26 | AT&T Corp. | High resolution filtering using low resolution processors |
| DE69332975T2 (de) * | 1992-07-07 | 2004-05-19 | Lake Technology Ltd., Maroubra | Digitales filter mit hoher genauigkeit und effizienz |
| US5388062A (en) * | 1993-05-06 | 1995-02-07 | Thomson Consumer Electronics, Inc. | Reconfigurable programmable digital filter architecture useful in communication receiver |
| US5432725A (en) * | 1993-12-15 | 1995-07-11 | The United States Of America As Represented By The Secretary Of The Navy | Self-adapting filter |
| US5435314A (en) * | 1994-03-25 | 1995-07-25 | Hewlett Packard Company | Intravascular imaging catheter tip having a dynamic radius |
| US6430287B1 (en) | 1997-03-25 | 2002-08-06 | Level One Communications, Inc. | Combined parallel adaptive equalizer/echo canceller |
| JP2932380B1 (ja) * | 1998-01-30 | 1999-08-09 | 日本電気エンジニアリング株式会社 | 干渉波検出回路 |
| US6363105B1 (en) * | 1998-02-17 | 2002-03-26 | Ericsson Inc. | Flexible sliding correlator for direct sequence spread spectrum systems |
| EP1006697A3 (en) * | 1998-12-02 | 2004-01-02 | Lucent Technologies Inc. | Parellel signal processing for equalisation on fibre channels |
| WO2001053982A1 (en) * | 2000-01-18 | 2001-07-26 | National Research Council Of Canada | Parallel correlator archtitecture |
| US7889786B2 (en) * | 2003-08-29 | 2011-02-15 | Diablo Technologies Inc. | Operating frequency reduction for transversal FIR filter |
| GB2412277B (en) * | 2004-03-15 | 2006-11-15 | Phyworks Ltd | Equalizer architecture |
| US20050249274A1 (en) * | 2004-05-10 | 2005-11-10 | Larosa Christopher P | Linear filter equalizer |
| US9031118B2 (en) * | 2012-05-21 | 2015-05-12 | Avidyne Corporation | Virtual floating correlators for GPS sensor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2546008B1 (fr) * | 1983-05-11 | 1985-07-12 | Labo Electronique Physique | Circuit d'egalisation adaptative et de demodulation conjointes |
| JPS602570A (ja) * | 1983-06-20 | 1985-01-08 | Dainippon Printing Co Ltd | 両面接着テ−プ自動貼着装置 |
| US4635276A (en) * | 1985-07-25 | 1987-01-06 | At&T Bell Laboratories | Asynchronous and non-data decision directed equalizer adjustment |
| US4716577A (en) * | 1986-07-07 | 1987-12-29 | Rockwell International Corporation | Autoequalizer |
| US4829543A (en) * | 1987-12-04 | 1989-05-09 | Motorola, Inc. | Phase-coherent TDMA quadrature receiver for multipath fading channels |
-
1989
- 1989-01-19 JP JP1010270A patent/JPH065822B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-17 CA CA002007922A patent/CA2007922C/en not_active Expired - Fee Related
- 1990-01-18 AU AU48569/90A patent/AU617076B2/en not_active Ceased
- 1990-01-18 EP EP90300541A patent/EP0379375B1/en not_active Expired - Lifetime
- 1990-01-18 DE DE69013524T patent/DE69013524T2/de not_active Expired - Fee Related
- 1990-01-19 US US07/467,580 patent/US5005185A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793806A (en) * | 1993-01-18 | 1998-08-11 | Nec Corporation | Transversal filter capable of processing an input signal high data rate |
| US5920594A (en) * | 1993-01-18 | 1999-07-06 | Nec Corporation | Transversal filter capable of processing an input signal of high data rate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065822B2 (ja) | 1994-01-19 |
| AU617076B2 (en) | 1991-11-14 |
| CA2007922A1 (en) | 1990-07-19 |
| CA2007922C (en) | 1993-07-27 |
| US5005185A (en) | 1991-04-02 |
| AU4856990A (en) | 1990-07-26 |
| EP0379375A2 (en) | 1990-07-25 |
| EP0379375A3 (en) | 1991-10-30 |
| EP0379375B1 (en) | 1994-10-26 |
| DE69013524T2 (de) | 1995-06-08 |
| DE69013524D1 (de) | 1994-12-01 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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