JPH02190780A - テストモード対応ｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＰＵから制御を受けるＬＳＩのテスト方式
に関する働 〔従来の技術〕 従来、ＬＳＩのテストデータ入力方式としては。

「日立高速ＣＭＯＳゲートアレイ　ＨＧ６２Ｅシリーズ
　デザインマニュアル」（（株）日立製作所　昭和６２
年９月発行）、第１３頁から第１６頁において開示され
るように、テストデータの入出力端子を通常のＬＳＩ機
能端子と兼用し１診断制御端子を持つ構成となっている
。

〔発明が解決しようとする課題〕

上記従来技術は、ＬＳＩテスタ等でＬＳＩをテストする
ことのみ考慮し、ＬＳＩを基板に実装した実使用状態で
のテストに配慮されていなかった。

今後、ＬＳＩが大規模化して来るとＬＳＩテスタでテス
トした後、システムに組んだ時に静電破壊等で壊される
ことが多くなってくる。これを、システムに実装状態で
機能テストを行うが、ＬＳＩテスタと同様のより細かい
テストが実装状態で行えないために、不良品を検出しに
くいという問題があった。

本発明の目的は、ＬＳＩ内部回路をテストするテストモ
ードにおいても、通常状態でのＩｌｏのレジスタ構成を
変えず、テストデータ入力のためのＬＳＩ外部回路を追
加せずに、該ＬＳＩと同一システム上にあるＣＰＵのプ
ログラム上にＬＳＩの内部回路に入力すべきテストデー
タを構成することができるテスト／モード対抗ＬＳＩを
提供することにある。

本発明の他の目的は、テストモードにおいても実動作上
、必要なデバイスを接続したままで、目的のＬＳＩ内部
信号と出力の期待値を比較可能なＬＳＩを提供すること
にある。

〔課題を解決するための手段〕

本発明のテストモード対応ＬＳＩでは、被テスト回路の
入力端子と出力端子およびＬＳＩ内部の回路と外部を結
ぶバス端子を備え、さらに被テスト回路の入力端子から
の信号とバス端子からの信号をテストモード時に切換え
て被テスト回路に入力する切換回路とバスを介して入力
されたテスト本発明のテストモード対応ＬＳＩは、更に
複数の被テスト回路を内蔵し複数の被テスト回路の中か
ら１つの被テスト回路を選択し１選択された被テスト回
路に切＃！４回路の出力を供給する選択手段を備える。

〔作用〕

切換回路は通常動作モードでは被テスト回路の入力端子
を被テスト回路に接続し、テストモード時には外部に接
続されたバスを被テスト回路に接続する。これにより、
被テスト回路にはバスを介して外部よりテストデータが
入力され保持回路に保持される。被テスト回路はバスを
介してＣＰＵ等により保持回路に保持されたテストデー
タを用いてテストを行い、テスト結果は被テスト回路の
出力端子又はバスを介して出力される。

このように、テストデータは一旦バスを介して被テスト
回路を内蔵するＬＳＩ内部に取込まれると保持回路に保
持され、ＣＰＵインタフェース回路はＣＰＵに解放され
るのでＣＰＵはテストデータの入力を気にせずにテスト
が行える。したがって、被テスト回路を内蔵したＬＳＩ
を基板上に装置したまま、ＬＳＩの内部信号をバスから
取出すとに同時にＬＳＩの出力を出力端子に得ることが
でき１両者を比較することによりＬＳＩ内部動作状態を
知ることができ、ＬＳＩのテストが容易となる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は、本発明のテスト回路を含むＬＳｌｌのブロック図
である。該ＬＳＩＩは、ＣＰＵからの工０書込み及び読
み出しを制御するＣＰＵインタフェース端子として、Ｉ
Ｏリード制御端子であるＩＯＲ端子２、ＩＯライト制御
端子であるＩＯＷ端子３．１６本のＣＰＵアドレス端子
であるＡ□、端子４山がらＡ。端子４ｂ、　１６本のＣ
ＰＵデータ端子であるＤ１ｓ端子５山からＤ７端子５ｂ
、Ｄ。

端子５ｂからＤ０端子５ｃを持つ。またＣＰＵインタフ
ェース端子以外の端子として、８本の入力端子であるエ
フ端子６ａ、からＩ０端子６ｂ、８本の出力端子である
ｏ７端子から７ｔＬから０゜端子７ｂヲ持つ・ＩＯＲ端
子２からの入力信号であるＩＯＲ信号８及びＩＯＷ端子
３がらの入力信号である工○Ｗ信号９及びＡ　、　５端
子４山がらＡ、端子４ｂの入力信号である内部アドレス
バス信号１０は。

ＣＰＵインタフェース部１１の入力信号である。

ＣＰＵインタフェース部１１の出力信号であるＩＯアド
レスデコード信号１２及びＩＯレジスタ読出し信号１３
及びＩＯレジスタ書込み信号１４は、内部回路１５の入
力信号である。ＣＰＵインタフェース部１１の出力信号
である制御信号ＴＣＫ１６は、８ビツトのフリップフロ
ップ１７のクロック入力信号である。またＣＰＵインタ
フェース部１１の出力信号である。レジスタセット信号
１８は、テストレジスタ１９の入力信号である。Ｄ１５
端子５山からＤ０端子５Ｃの入出力信号である内部デー
タバス信号２０は。

内部回路１５の入出力信号である。またり、端子５ｂか
らＤ０端子５ｃの入力信号であるデータ信号２１山から
２１ｂは、８ビツトのフリップフロップ１７のデータ入
力信号である。

入力端子Ｉ７端子６Ｄ−から■。端子６ｂの入力信号で
あるＩ７信号２２山がら工。信号２２ｂは、８個のセレ
クタ２３の一方の入力端に供給される。また８ビツトの
フリッププロップ１７の出力信号ＴＤ、信号２４山から
ＴＤ、信号２４ｂは、上記８個のセレクタ２３の他方の
入力端子に供給される。テストレジスタ１９の出力信号
であるテストモード信号２５は。

上記８個のセレクタ２３の切換信号である。該８個のセ
レクタ２３の出力信号２６山から２６ｂは、内部回路１
５へ入力信号として供給される。内部回路１５の出力信
号である内部出力信号２７は、出力端子ｏ７端子７山が
らｏ０端子７ｂの出力信号である。次に、該実施例の動
作を説明する。ＣＰＵインタフェース部１１は、内部ア
ドレスバス信号ｌＯから本ＬＳＩＩの工０アドレス空間
において、内部回路１５内の複数のＩＯレジスタ内から
１個のレジスタを選択するＩＯアドレスデコード信号１
２を生成する。また、ＣＰＵインタフェース部１１はＩ
ＯＲ信号８及びＩＯＷ信号９から上記選択したレジスタ
の読み出し及び書込みを制御する工０レジスタ読出し信
号１３及び工０レジスタ書込み信号１４を生成する。

内部回路１５では、ＩＯアドレスデコード信号１２が選
択したレジスタに対して、ＩＯレジスタ書込み信号１３
がアクティブ状態になった時に、内部データバス２０の
データを上記レジスタに書込む、また、工０アドレスデ
コード信号１２が選択したレジスタに対して、ＩＯレジ
スタ読み出し信号１３がアクティブ状態になった時に、
内部データバス２０に上記レジスタのデータを出力する
。

ＣＰＵインタフェース部１１は、本ＬＳＩＩの内部回路
１５をテストするテストモードを設定する為の工０アド
レスに対して、ＩＯレジスタ書込み信号１４がアクティ
ブ状態になった時に、テストレジスタ１９に対するレジ
スタセット信号１８を生成する。

テストレジスタ１９は、レジスタセット信号１８が入力
されるとテストモード信号を生成し、本ＬＳ１１はテス
トモード状態となる。

まずテストモード状態でない通常モード時の動作を説明
する。

通常モード状態では、セレクタ２３は入力端子であるエ
フ端子６山からＩＯ端子６ｂの入力端子エフ信号２２山
がらＩ０信号２２ｂを内部入力信号２６山から２６ｂと
して内部回路１５に対して出力する。内部回路１５では
、上記内部入力信号２６山から２６ｂの入力信号と、Ｃ
ＰＵからのレジスタ設定により内部回路１５内の状態に
もとづいて動作する。該動作の結果として、内部回路１
５は内部出力信号２７を生成する。該内部出力信号２７
は、出力端子ｏ７端子７ａからＯＩ、端子７ｂに出力す
る。

次に、テストレジスタに対してテストモードを設定した
時のテストモード時の動作を説明する。

第２図は、テストデータであるフリップフロップ１７の
出力信号ＴＤ、信号２４山からＴＤ、信号２４ｂの生成
タイミングチャートである。

工○Ｗ信号９は、’ＬＯＷ’　アクティブな信号であり
、該ＩＯＷ信号９が’ＬＯＷ’状態の時に。

工○レジスタ書込み信号１４は、アクティブ状態にある
。ｃｐｕインタフェース部１１では、内部回路１５をテ
ストする為のテストデータを入力するＩＯアドレスに対
して、ＩＯレジスタ書込み信号１４がアクティブ状態に
なった時に、フリップフロップ１７に対する制御信号Ｔ
ＣＫ１６をアクティブ状態にする。フリッププロップ１
７は、Ｄ７端子５ｂからり、端子５ｃの入力信号である
データ信号２１ｉから２１ｂを、制御信号ＴＣＫ１６の
立下がりエツジで記憶し、出力する。セレクタ２３は、
テストモード信号２５によって切換えられ、ＴＤ、信号
２４山からＴＤ、信号２４ｂを内部回路１５に対する内
部入力信号２６山から２６ｂとして出力する。

内部回路１５では、通常モード時と同様に上記内部入力
信号２６山から２６ｂと内部回路１５内の状態にもとづ
いて動作する。該動作のテスト結果として。

内部回路１５は内部出力信号２７を生成する。該内部出
力信号２７は、出力信号０７端子７山がら０．端子７ｂ
に出力する。

本実施例は、ＣＰＵインタフェース以外の入力端子数が
ＣＰＵインタフェースのＣＰＵデータバス端子数より少
ない場合１本発明によるテスト回路において回路規模が
最小構成となる。

第１図に示す内部回路１５を４個に機能モジュールで分
割した場合の実施例を第３図に示す、第１図と同じ構成
要素は同一の符号で示しているモジュール選択部５０は
、テストモードを示すテストモード信号２５とＩＯレジ
スタ書込み信号１４とＩＯアドレスデコード信号１２と
内部データバス２０を入力し、テストモード時テストを
行うモジュールを指定するレジスタを内部に持つ。該レ
ジスタの出力をモジュール選択信号５１として出力する
。内部回路１５は、モジュール選択信号５１を入力とし
て、テストデータ出力信号５２を出力する。テスト出力
端子Ｔ、５３ｚからＴ、５３ｂは、テストデータ出力信
号５２をＬＳＩＩガ部に出力する。

内部回路１５は、４個のモジュールＭ１５４ａ、からＭ
４　５４ｂと、各モジュールと対となった８ビツトのセ
レクタ５５ｔＬから５５ｂとマルチプレクサ５６で構成
する。

セレクタ５５山から５５ｂは、一方の被選択信号として
Ｉ７端子６山から工。端子６ｂからの入力信号もしくは
、対とならない他のモジュールからの信号５７を、他の
一方の被選択信号としてフリップフロップ１７の出力信
号２４を入力とし、モジュール選択信号５１によって選
択された一方の信号を対トするモジュールに出力する。

モジュールＭ１５４山からＭ４　５４ｂは、各対になっ
たセレクタ５５ａ、から５５ｂの出力信号５８山から５
８ｂを入力として、モジニール内で生成した信号を他の
モジュールに対する出力信号５７として該モジュールに
対となるセレクタに出力する。また前記モジュール内生
成信号５９山から５９ｂを各モジュールごとにマルチ、
プレクサ５６に出力する。

マルチプレクサ５６は、各モジュールのモジュール内生
成信号５９山から５９ｂとモジュール選択信号を入力と
し、テストデータ出力信号５２を出力する。

次に、上記実施例のテストモード時の動作を説明する。

モジュール選択部５０は、テストモードにおいてＣＰＵ
によりテストするモジュールを指定すると、モジュール
選択信号５１の中で指定したモジュールを選択する信号
をアクティブ状態で出力する。セレクタ５５山から５５
ｂの中で、入力するモジュール選択信号５１がアクティ
ブ状態である該セレクタは。

フリップフロップ１７に記憶されたデータ２４を、該セ
レクタに対応する。モジュールに対して出力する。

また、モジュール選択信号５１がアクティブ状態でない
他のモジュールは、Ｉ７端子６山からＩ。端子６ｂから
の入力信号もしくは、対とならない他のモジュールから
の信号５７を、該セレクタに対応するモジュールに対し
て出力する。モジュールＭ１５４Ｉ：ＬからＭ４　５４
ｂは、セレクタ出力信号５８山から５８ｂとモジュール
内の状態にもとづいて動作する。該動作のテスト結果と
してモジュール内生成信号５９山から５９ｂをマルチプ
レクサ５６に出力する。

マルチプレクサ５６は、モジュール選択信号５１がアク
ティブ状態であるモジュールの出力するモジュール内生
成信号５９山から５９ｂをテストデータ出力信号５２と
して出力する。該テストデータ出力信号５２は、テスト
出力端子Ｔ、５３ａ、からＴ、５３ｂに出力する。

本実施例は、内部回路を機能モジュールとじて能単位の
テストを効率的に行うことができる。

第４図は、本発明によるテスト回路を含む表示制御Ｌ　
Ｓ　Ｉ　１００のブロック図である。１０２は、該ＬＳ
ＩのＣＰＵアドレス端子信号１０３とメモリ及びＩＯの
読み出し書込み制御端子信号ＩＲＷ１０４からＬＳＩ内
部レジスタの読み出し書込み信号及びメモリへの読み出
し書込み信号１０４　ａ、　、　１０４　ｂを生成する
ＣＰＵインタフェース部、１０５は、ＬＳＩ内部のクロ
ックの生成や表示データをラッチする表示データラッチ
信号１０６を生成するシーケンサ部、７は、該レジスタ
及びメモリに読み書きされるデータである内部データバ
ス、１０８は、表示メモリをアクセスする表示アドレス
信号１０９と生成する表示制御部、１１０は、表示メモ
リへの描画を制御するグラフィック制御部、１１１は、
表示メモリから読出された表示データと表示メモリを読
み出し書込みするデータを含む内部メモリデータバス、
１１２は、テスト端子信号１１３により有効となりＬＳ
Ｉ内部回路をテストする為にテストモードを設定し、テ
ストモード信号１１４を生成するテストレジスタ、１１
５ｉ及び１１５ｂは、通常モード時内部メモリデータバ
ス１１１を出力信号１１６ａ、及び１１６ｂとし、テス
トモード時ＣＰＵアドレス端子信号１０３を出力信号１
１６ｉ、　１１６ｂとするマルチプレクサ、１１７山、
　１１７ｂは、該出力信号１１６山。

１１６ｂをデータとし５表示データ及び表示属性１１８
ｚ、１ｔａｂを生成するフリップフロップ、１２０は。

該フリップフロップ１１７ａ、、　１１７ｂのクロック
信号１１９ａ、　、　１１９　ｂを生成するクロック生
成回路、１２１は１表示データ及び表示属性１１８ｚ、
　１１８ｂからビデオ信号１２２を生成するビデオ制御
部、１２３は１通常モード時はビデオ信号１２２、テス
トモード時は。

内部制御信号１２４をビデオ端子信号１２５として出力
するマルチプレクサ、１２６は、通常モード時は、表示
アドレス信号１０９を、テストモード時は、ビデオ制御
部１２１の内部制御信号１２４をメモリアドレス端子信
号１２８として出力するマルチプレクサである。

上記構成において、テスト回路を必要としてテストされ
る回路はビデオ制御部１２１である。

次に本構成例において、テストモード時の動作を説明す
る。テストモードにおいて、ＣＰＵアドレス端子信号１
０３は、ＬＳＩ外部からテストデータ信号として入力す
る。ＣＰＵアドレス端子信号１０３上のテストデータは
、マルチプレクサ１１５ａ、。

１１５ｂの入力信号となる。該マルチプレクサ１１５ａ
、。

１１５　ｂは、テストモード時にはＣＰＵアドレス端子
１０３からの入力信号を選択する為、テストデータは、
フリップフロップ１１７ａ、、　１１７ｂの入力データ
１１６山、　１１６ｂとなる。

テストモード時クロック生成回路１２０は、第５図に示
すようにクロック１１９ｉ、　１１９ｂとしてそれぞれ
ＣＰＵメモリリード信号１０４ａ、、ＣＰＵメモリライ
ト信号１０４ｂを出力する。ＣＰＵメモリリード信号１
０４山、ＣＰＵメモリライト信号１０４ｂは。

メモリ及び工０の読み出し書込み制御信号１０４からＣ
ＰＵインタフェースで生成するＬＳＩ内部で用いるメモ
リ制御用信号である。

クロック１１９ａ、が入力クロックであるプリップフロ
ップ１１７ａ、は、ＣＰＵメモリリード信号１０４山に
よりＣＰＵアドレス端子からのテストデータを記憶する
ことになる。同様にクロック１１９ｂが入力クロックで
あるフリップフロップ１１７ｂは。

ＣＰＵメモリライト信号１０４　ｂによりＣＰＵアドレ
ス端子１０３からのテストデータを記憶する。

フリップフロップ１１７ｚ　、　１１７　ｂは、記憶し
たデータをそれぞれ記憶時から次の更新時までデータを
保持しつつ出力する。出力データ１１８ｚ、　１１８ｂ
は、通常モード時においてビデオ制御部１２１の表示デ
ータ及び表示属性入力部である入力端子に入力される。

入力信号１１８ｚ、　１１８ｂとビデオ制御部１２１の
内部状態にしたがってビデオ制御部１２１は。

ビデオ信号１２２を生成する。該ビデオ信号生成の過程
において生成される内部制御信号１２４を、ＣＰＵアド
レス端子に入力したテストデータに対するテスト結果と
してマルチプレクサ１２３及び１２６に出力する。テス
トモード時、マルチプレクサ１２３、１２６はともに入
力信号である内部制御信号１２４をビデオ端子信号１２
５及びメモリアドレス端子信号に出力する。

本実施例は、ＣＰＵアドレス端子信号１０３の端子信号
数に対して、ＣＰＵメモリリード信号１０４ａ。

で記憶するフリップフロップの数を倍設けることにより
、ビデオ制御部１２１のテストデータ入力信号数を倍に
した。また、テスト回路を設けることにより追加する素
子としてはテストデータ入力用のマルチプレクサ１１５
ａ、、　１１５ｂ、セレクタ２０５ｉ。

２０５ｂ、テスト結果出力用マルチプレクサ１２３゜１
２６のみである。第６図は、第４図における表示制御Ｌ
　Ｓ　Ｉ　１００におけるテスト回路において、テスト
結果をデータバスに出力する回路のブロック図である。

１１５　ｃ及び！１５ｄは１通常モード時内部メモリデ
ータバス１１１を出力信号１１６山及び１１６ｂとし、
テストモード時ＬＳＩ内部レジスタ及びメモリにデータ
を書込むための内部データバス７を出力信号１１６山、
１１６ｂとするマルチプレクサ、３００は、ＣＰＵアド
レス端子信号１０３．テストモード信号１１４及びメモ
リへの読み出し信号１０４Ｑ、を用いて、テスト結果を
出力するアドレス空間内でビデオ制御部１２１の内部制
御信号１２４を内部データバス１０７へ出力するための
制御を行う３ステートバツフア３０１の制御信号３０２
を出力するデコーダである。

第７図は、第６図で使用するフリップフロップ１１７山
及び１１７ｂのクロック１１９山、　１１９ｂの生成回
路である。４００は、ＣＰＵアドレス端子信号１０３と
メモリ書込み信号１０４ｂを入力とし、テストモード時
出力信号１１９ａ、　、　１１９　ｂとして出力するセ
レクタの入力信号４０１．４０２を生成するデコーダで
ある。

本実施例において、テストモード時の動作を説明する６
本実施例では、テストモード時、ＣＰＵよりアクセスす
るＣＰＵデータ端子のデータである。内部データバス１
０７を、テストデータ信号とする。テストデータ信号は
、マルチプレクサ１１５ｃ。

１１５ｄの入力信号となる。該マルチプレクサ１１５ｃ
。

１１５ｄは、テストモード時、出力にテストデータ信号
を選択し、フリップフロップ１１７ｔＬ、　１１７ｂの
入力データ１１６ｉ、　１１６ｂとする。ブリップフロ
ップ１１７ｉ、　１１７ｂのクロックは、クロック生成
回路１２０により生成される。デコーダ４００は、テス
トデータを入力するアドレス空間内を、２個の異なった
アドレスに分け、それぞハのアドレスに対して、ＣＰＵ
がメモリライト行った時にデコード信号２０５　ａ、　
、　２０５　ｂを出力する。テストモード時、セレクタ
２０５山、２０５ｂは、デコード信号４０１．４０２を
それぞれクロック１１９ａ、　１１９ｂとして出力する
。フリッププロップ１１７ａ、、　１１７ｂは、記憶し
たデータをそれぞれ記憶時から次の更新時までデータを
保持しつつ出力する。出力データ１１８ｔＬ、　１１８
ｂは通常モード時においてビデオ制御部１２１の表示デ
ータ及び表示属性入力部である入力端子に入力される。

ビデオ制御部１２１は、ＣＰＵデータ端子に入力したテ
ストデータに対するテスト結果として内部制御信号１２
４を出力する。内部制御信号１２４は。

３ステートバツフアを通して内部データバス１０７に出
力される。

該データの出力条件としては、テストモード時デコーダ
３００が示すメモリアドレスに対してＣＰＵが読み出し
動作を行う必要がある。

本構成例では第６図及び第７図のデコーダにより示すメ
モリアドレスのみ使用するので、メモリ空間を有効に使
用することができる。また本実施例の複数のテスト回路
をデコード値を変えることにより、設けることができる
。

〔発明の効果〕

本発明によれば、ＣＰＵインタフェース端子以外の入力
端子における入力信号を、ＣＰＵが設定できるので、Ｌ
ＳＩと同一システム上にある上記ＣＰＵのプログラム上
に、上記ＬＳＩの内部回路に入力すべきテストデータを
構成することができる効果がある。

本発明において、テストデータの出力端子をメモリアド
レス端子もしくは、メモリデータ端子とすることにより
、テスト結果をメモリに記憶することにより、該記憶し
たテスト結果を再度使用することが可能となる。

本発明において、テストデータ出力端子をＣＰＵデータ
バス端子と兼用することにより、テスト結果をＣＰＵが
判断することが可能となる。

本発明において、テストデータ出力端子をＣＲＴデイス
プレィを駆動するビデオ信号端子と兼用することにより
、テスト結果をＣＲＴデイスプレィ画面上で視覚で確認
できる効果がある。

【図面の簡単な説明】

第１図は、本発明のテスト回路を含むＬＳＩの一実施例
のブロック図、第２図は、第１図のテストデータ生成タ
イミングチャート、第３図は、本発明のテスト回路を含
むＬＳＩの内部回路を複数のモジュールに分割した場合
の一実施例のブロック図、第４図は、本発明のテスト回
路を含む表示制御ＬＳＩのブロック図、第５図は、第４
図におけるクロック生成回路の構成図、第６図は、第４
図におけるテスト回路の一実施例を示すブロック図、第
７図は、第６図におけるクロック生成回路の構成図であ
る。 １１・・・ＣＰＵインタフェース部、 １５・・・内部回路、　　　　１６・・・制御信号ＴＣ
Ｋ、１７・・・フリップフロップ、　１９・・・テスト
レジスタ、２３・・・セレクタ。 第 ３目 ＄１目 第６１！１

Claims (1)

1. 【特許請求の範囲】 １、ＣＰＵから制御を受けるＬＳＩにおいて、該ＬＳＩ
   内部をテストする為のテストモードを設定する手段と、
   前記ＣＰＵのアドレス端子およびデータ端子の信号情報
   を記憶する記憶部を該ＬＳＩ内部に設け、前記ＣＰＵと
   は接続されていない入力端子、または入出力端子から前
   記ＬＳＩ内部論理に入力する信号と、前記記憶部からの
   出力信号を前記テストモード設定手段の出力によって切
   換えて、前記ＬＳＩの内部信号として用いることを特徴
   とするテストモード対応ＬＳＩ。 ２、内部に分割された複数のモジュールを備え、ＣＰＵ
   により制御されるＬＳＩにおいて、テストモードを設定
   する手段と記憶部を設け、前記複数のモジュールの中か
   らテストするモジュールを選択する手段と、テスト結果
   を出力するテストデータ出力端子を設け、前記モジュー
   ルを選択する手段により前記複数のモジュールの中から
   指定したモジュールの入力信号のかわりに、前記記憶部
   の保持する信号を入力するテストデータ入力切換回路と
   、前記複数のモジュールの出力信号の中から前記指定し
   たモジュールの出力信号を選択して、前記テストデータ
   出力端子に出力する出力データ切換手段をもつことを特
   徴とするテストモード対応ＬＳＩ。 ３、被テスト回路の入力端子と出力端子およびＬＳＩ内
   部回路と外部を結ぶバス端子を備えたＬＳＩであって、
   ＬＳＩ内部に該被テスト回路の入力端子からの信号と該
   バス端子からの信号を切換えて該被テスト回路に入力す
   る切換手段と、該バスを介して入力されたテストデータ
   を保持する保持手段を備えた事を特徴とするテストモー
   ド対応ＬＳＩ。