JPH02192160A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02192160A JPH02192160A JP1011424A JP1142489A JPH02192160A JP H02192160 A JPH02192160 A JP H02192160A JP 1011424 A JP1011424 A JP 1011424A JP 1142489 A JP1142489 A JP 1142489A JP H02192160 A JPH02192160 A JP H02192160A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- film
- resist film
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
同一のチップ上にゲート絶縁膜の膜厚が異なるトランジ
スタを形成する半導体装置の製造方法に関し、 工程数を削減し、コストダウン及びスループットの増加
に寄与することが可能となる半導体装置の製造方法の提
供を目的とし、 フィールド酸化膜により画定されるトランジスタを形成
した半導体基板において、前記厚膜トランジスタを形成
する領域にレジスト膜を形成し、該レジスト膜をマスク
として前記半導体基板に形成した前記薄膜トランジスタ
のしきい値を制御する工程と、前記レジスト膜をマスク
として前記薄膜トランジスタを形成する領域の前記ゲー
ト絶縁膜を除去する工程と、前記薄膜トランジスタを形
成する領域にゲート絶縁膜を形成する工程とを含むよう
構成する。
スタを形成する半導体装置の製造方法に関し、 工程数を削減し、コストダウン及びスループットの増加
に寄与することが可能となる半導体装置の製造方法の提
供を目的とし、 フィールド酸化膜により画定されるトランジスタを形成
した半導体基板において、前記厚膜トランジスタを形成
する領域にレジスト膜を形成し、該レジスト膜をマスク
として前記半導体基板に形成した前記薄膜トランジスタ
のしきい値を制御する工程と、前記レジスト膜をマスク
として前記薄膜トランジスタを形成する領域の前記ゲー
ト絶縁膜を除去する工程と、前記薄膜トランジスタを形
成する領域にゲート絶縁膜を形成する工程とを含むよう
構成する。
本発明は、同一のチップ上にゲート絶縁膜の膜厚が異な
るトランジスタを形成する半導体装置の製造方法に関す
るものである。
るトランジスタを形成する半導体装置の製造方法に関す
るものである。
近年、半導体装置に対する特殊機能付加や多層化などに
より、半導体装置の製造工程における工程数が増加する
傾向にある。
より、半導体装置の製造工程における工程数が増加する
傾向にある。
また、一方ではコストダウン及びスループットの増加を
図るために可能な限り工程数を削減することが必要であ
る。
図るために可能な限り工程数を削減することが必要であ
る。
以上のような状況から工程数を削減し、コストダウン及
びスループットの増加に寄与する半導体装置の製造方法
が要望されている。
びスループットの増加に寄与する半導体装置の製造方法
が要望されている。
従来の半導体装置の製造方法を第２図により工程順に説
明する。
明する。
まず第２図（ａｌに示すように、半導体基板１８にフィ
ールド酸化膜１３を形成し、薄膜トランジスタ１１及び
厚膜トランジスタ１２を設ける素子形成領域を画定する
。
ールド酸化膜１３を形成し、薄膜トランジスタ１１及び
厚膜トランジスタ１２を設ける素子形成領域を画定する
。
つぎに第２図（ｂｌに示すように、全面を酸化して厚膜
トランジスタ１２のゲート酸化膜と同じ膜厚のゲート酸
化膜１１ａ及び１２ａをそれぞれ薄膜トランジスタ１１
及び厚膜トランジスタ１２の表面に形成する。
トランジスタ１２のゲート酸化膜と同じ膜厚のゲート酸
化膜１１ａ及び１２ａをそれぞれ薄膜トランジスタ１１
及び厚膜トランジスタ１２の表面に形成する。
ついで第２図（Ｃ）に示すように、薄膜トランジスタ１
１を形成する領域に開口部を有するレジスト膜１４を形
成し、このレジスト膜１４をマスクとしてこの領域のデ
ー１化膜１１ａをエツチングして除去する。
１を形成する領域に開口部を有するレジスト膜１４を形
成し、このレジスト膜１４をマスクとしてこの領域のデ
ー１化膜１１ａをエツチングして除去する。
その後、レジスト膜１４を除去し、酸化炉内で酸化処理
を行い、第２図Ｆｄｌに示すように薄膜トランジスタ１
１の表面に膜厚の薄いゲート酸化膜１１ａを形成する。
を行い、第２図Ｆｄｌに示すように薄膜トランジスタ１
１の表面に膜厚の薄いゲート酸化膜１１ａを形成する。
ここで再び第２図ｔｅｌに示すように、薄膜トランジス
タ１１を形成する領域に開口部を有するレジスト膜１９
を形成し、このレジスト膜１９をマスクとしてイオンを
注入し、薄膜トランジスタ１１のしきい値をコントロー
ルする。
タ１１を形成する領域に開口部を有するレジスト膜１９
を形成し、このレジスト膜１９をマスクとしてイオンを
注入し、薄膜トランジスタ１１のしきい値をコントロー
ルする。
つぎにこのレジスト膜１９を除去し、第２図（ｆｌに示
すように厚膜トランジスタ１２を形成する領域に開口部
を有するレジスト膜２０を形成し、このレジスト膜２０
をマスクとしてイオンを注入し、厚膜トランジスタ１２
のしきい値をコントロールする。
すように厚膜トランジスタ１２を形成する領域に開口部
を有するレジスト膜２０を形成し、このレジスト膜２０
をマスクとしてイオンを注入し、厚膜トランジスタ１２
のしきい値をコントロールする。
最後に、第２図（ｇ）に示すように、レジスト膜２０を
除去すると、膜厚の異なるトランジスタを同一チップ上
に形成することが可能となる。
除去すると、膜厚の異なるトランジスタを同一チップ上
に形成することが可能となる。
第２図ｆｅ）に示す薄膜トランジスタ１１のしきい値の
コントロール工程と第２図ｆｆ）に示す厚膜トランジス
タ１２のしきい値のコントロール工程の順序を逆にして
行う場合もある。
コントロール工程と第２図ｆｆ）に示す厚膜トランジス
タ１２のしきい値のコントロール工程の順序を逆にして
行う場合もある。
い値をコントロールするイオンの注入の際に用いるレジ
スト膜２０と、の三回のレジスト膜の形成工程を行なわ
なけばならない。
スト膜２０と、の三回のレジスト膜の形成工程を行なわ
なけばならない。
レジスト膜形成工程は、レジス１−塗布、レジストキュ
ア、アライメント、露光、現像、レジスト除去、洗浄、
乾燥と多くの工程からなるため工程数が多くなり、した
がって手番も長くなるという問題点があった。
ア、アライメント、露光、現像、レジスト除去、洗浄、
乾燥と多くの工程からなるため工程数が多くなり、した
がって手番も長くなるという問題点があった。
本発明は以上のような状況から工程数を削減し、コスト
ダウン及びスループットの増加に寄与することが可能と
なる半導体装置の製造方法の提供を目的としたものであ
る。
ダウン及びスループットの増加に寄与することが可能と
なる半導体装置の製造方法の提供を目的としたものであ
る。
以上説明した従来の半導体装置の製造方法においては、
第２図に示すように、薄膜トランジスタ１１の表面のゲ
ート酸化膜１１ａを除去するマスクとしてのレジスト膜
１４と、薄膜トランジスタ１１のしきい値をコントロー
ルするイオンの注入の際に用いるレジスト膜１９と、厚
膜トランジスタ１２のしき〔課題を解決するための手段
） 本発明の半導体装置の製造方法は、フィールド酸化膜に
より画定されるトランジスタを形成した半導体基板にお
いて、この厚膜トランジスタを形成する領域にレジスト
膜を形成し、このレジスト膜をマスクとしてこの半導体
基板に形成したこの薄膜トランジスタのしきい値を制御
する工程と、このレジスト膜をマスクとしてこの薄膜ト
ランジスタを形成する領域のゲート絶縁膜を除去する工
程と、この薄膜トランジスタを形成する領域にゲート絶
縁膜を形成する工程とを含むよう構成する。
第２図に示すように、薄膜トランジスタ１１の表面のゲ
ート酸化膜１１ａを除去するマスクとしてのレジスト膜
１４と、薄膜トランジスタ１１のしきい値をコントロー
ルするイオンの注入の際に用いるレジスト膜１９と、厚
膜トランジスタ１２のしき〔課題を解決するための手段
） 本発明の半導体装置の製造方法は、フィールド酸化膜に
より画定されるトランジスタを形成した半導体基板にお
いて、この厚膜トランジスタを形成する領域にレジスト
膜を形成し、このレジスト膜をマスクとしてこの半導体
基板に形成したこの薄膜トランジスタのしきい値を制御
する工程と、このレジスト膜をマスクとしてこの薄膜ト
ランジスタを形成する領域のゲート絶縁膜を除去する工
程と、この薄膜トランジスタを形成する領域にゲート絶
縁膜を形成する工程とを含むよう構成する。
即ち本発明においては、薄膜トランジスタ形成領域のゲ
ート酸化膜を除去する際にマスクとして用いるのレジス
ト膜を用いて、薄膜トランジスタのしきい値をコントロ
ールするイオンの注入を行うので、厚膜トランジスタの
しきい値をコントロールするイオンの注入の際に用いる
レジスト膜との二回のレジスト膜の形成工程を行うのみ
でよいから、製造工程の工程数が少なくなり、したがっ
て手番を短縮することが可能となる。
ート酸化膜を除去する際にマスクとして用いるのレジス
ト膜を用いて、薄膜トランジスタのしきい値をコントロ
ールするイオンの注入を行うので、厚膜トランジスタの
しきい値をコントロールするイオンの注入の際に用いる
レジスト膜との二回のレジスト膜の形成工程を行うのみ
でよいから、製造工程の工程数が少なくなり、したがっ
て手番を短縮することが可能となる。
以下第１図を用いて本発明の一実施例の０ＭＯ８の場合
について工程順に説明する。
について工程順に説明する。
まず第１図（ａ）に示すように、半導体基板８の表面に
ウェル６及びウェル７を形成し、フィールド酸化膜３の
形成により、Ｎ型のウェル６に薄膜トランジスタ１、例
えば通常のＰチャネル薄膜トランジスタ（以下、Ｐｃｈ
薄膜Ｔ ｒ 、 と略称する。、）及び厚膜トランジ
スタ２、例えば高耐圧型のＰチャネル厚膜トランジスタ
（以下、Ｐｃｈ厚膜Ｔｒ。
ウェル６及びウェル７を形成し、フィールド酸化膜３の
形成により、Ｎ型のウェル６に薄膜トランジスタ１、例
えば通常のＰチャネル薄膜トランジスタ（以下、Ｐｃｈ
薄膜Ｔ ｒ 、 と略称する。、）及び厚膜トランジ
スタ２、例えば高耐圧型のＰチャネル厚膜トランジスタ
（以下、Ｐｃｈ厚膜Ｔｒ。
と略称する。）を形成する領域を画定し、Ｐ型のウェル
７に薄膜トランジスタ５、例えばＮチャネル薄膜トラン
ジスタ（以下、Ｎｃｈ薄膜Ｔｒ、と略称する。）を形成
する領域を設ける。
７に薄膜トランジスタ５、例えばＮチャネル薄膜トラン
ジスタ（以下、Ｎｃｈ薄膜Ｔｒ、と略称する。）を形成
する領域を設ける。
つぎに第１図（ｂｌに示すように、全面を酸化して厚膜
トランジスタ２のゲート酸化膜と同じ膜厚のゲート酸化
膜１ａ及び２ａをそれぞれ薄膜トランジスタ１１及び厚
膜トランジスタ１２の表面に形成する。
トランジスタ２のゲート酸化膜と同じ膜厚のゲート酸化
膜１ａ及び２ａをそれぞれ薄膜トランジスタ１１及び厚
膜トランジスタ１２の表面に形成する。
ついで第１図（Ｃ）に示すように、薄膜トランジスタ１
の形成領域及び薄膜トランジスタ５の形成領域に開口部
を有するレジスト膜４を形成し、このレジスト膜４をマ
スクとして薄膜トランジスタ１及び薄膜トランジスタ５
の形成領域に同時にイオンを注入し、薄膜トランジスタ
１及び５のしきい値を同時にコントロールする。
の形成領域及び薄膜トランジスタ５の形成領域に開口部
を有するレジスト膜４を形成し、このレジスト膜４をマ
スクとして薄膜トランジスタ１及び薄膜トランジスタ５
の形成領域に同時にイオンを注入し、薄膜トランジスタ
１及び５のしきい値を同時にコントロールする。
ついで第１図（ｄ）に示すように、この開口部のゲート
酸化膜１ａ及び５ａをエツチングして除去する。
酸化膜１ａ及び５ａをエツチングして除去する。
その後、レジスト膜４を除去し、酸化炉内で酸化処理を
行い、第２図ｆｅ）に示すように薄膜トランジスタ１及
び薄膜トランジスタ５の表面にそれぞれ薄膜のゲート酸
化膜１ａ及びゲート酸化膜１５ａを形成する。
行い、第２図ｆｅ）に示すように薄膜トランジスタ１及
び薄膜トランジスタ５の表面にそれぞれ薄膜のゲート酸
化膜１ａ及びゲート酸化膜１５ａを形成する。
ここで第１図（ｆ）に示すように、厚膜トランジスタ２
を形成する領域に開口部を有するレジスト膜９を形成し
、このレジスト膜９をマスクとしてイオンを注入し、厚
膜トランジスタ２のしきい値をコントロールする。
を形成する領域に開口部を有するレジスト膜９を形成し
、このレジスト膜９をマスクとしてイオンを注入し、厚
膜トランジスタ２のしきい値をコントロールする。
つぎに第１図（ｇ）に示すように、レジスト膜９を除去
し、Ｎ型のウェル６にＰｃｈ薄膜Ｔｒ、及びＰｃｈ厚膜
Ｔｒ、を形成し、Ｐ型のウェル７にＮｃｈ薄膜Ｔｒ、を
形成することが可能となる。
し、Ｎ型のウェル６にＰｃｈ薄膜Ｔｒ、及びＰｃｈ厚膜
Ｔｒ、を形成し、Ｐ型のウェル７にＮｃｈ薄膜Ｔｒ、を
形成することが可能となる。
第１図（Ｃ）に示す薄膜トランジスタ１及び５のしきい
値のコントロール工程と、第１図（ｄｌに示すゲート酸
化膜１ａ及び５ａのエツチング除去工程の順序を逆にし
て行うことは可能である。
値のコントロール工程と、第１図（ｄｌに示すゲート酸
化膜１ａ及び５ａのエツチング除去工程の順序を逆にし
て行うことは可能である。
上記の実施例はＰｃｈＴｒ、とＮｃｈＴｒ、を同時にし
きい値コントロールすることができる０ＭＯ８の場合に
ついて述べたが、云うまでもな（ＰｃｈＴｒ、のみから
なるＰＭＯ３，ＮｃｈＴｒ、のみからなるＮＭＯ３の場
合については本発明を常に適用することが可能である。
きい値コントロールすることができる０ＭＯ８の場合に
ついて述べたが、云うまでもな（ＰｃｈＴｒ、のみから
なるＰＭＯ３，ＮｃｈＴｒ、のみからなるＮＭＯ３の場
合については本発明を常に適用することが可能である。
以上の説明から明らかなように本発明によれば、薄膜ト
ランジスタを形成する領域のゲート酸化膜を除去するす
るのに用いるレジスト膜をマスクとしてイオン注入を行
うので、レジスト膜の形成工程が一工程少なくなり、工
程数が削減され、コストダウン及びスループットの増加
に寄与することが可能となる利点があり、著しい経済的
な効果が期待できる半導体装置の製造方法の提供が可能
である。
ランジスタを形成する領域のゲート酸化膜を除去するす
るのに用いるレジスト膜をマスクとしてイオン注入を行
うので、レジスト膜の形成工程が一工程少なくなり、工
程数が削減され、コストダウン及びスループットの増加
に寄与することが可能となる利点があり、著しい経済的
な効果が期待できる半導体装置の製造方法の提供が可能
である。
＝９−
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、である。 図において、 １は薄膜トランジスタ、 １ａはゲート酸化膜、 ２は厚膜トランジスタ、 ２ａはゲート酸化膜、 ３はフィールド酸化膜、 ４はレジスト膜、 ５は薄膜トランジスタ、 ５ａはゲート酸化膜、 ６はウェル、 ７はウェル、 ８は半導体基板、 ９はレジスト膜、を示す。
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、である。 図において、 １は薄膜トランジスタ、 １ａはゲート酸化膜、 ２は厚膜トランジスタ、 ２ａはゲート酸化膜、 ３はフィールド酸化膜、 ４はレジスト膜、 ５は薄膜トランジスタ、 ５ａはゲート酸化膜、 ６はウェル、 ７はウェル、 ８は半導体基板、 ９はレジスト膜、を示す。
Claims (1)
- 【特許請求の範囲】 フィールド酸化膜（３）により画定されるトランジスタ
（１、２、５）を形成した半導体基板（８）において、 前記厚膜トランジスタ（２）を形成する領域にレジスト
膜（４）を形成し、該レジスト膜（４）をマスクとして
前記半導体基板（８）に形成した前記薄膜トランジスタ
（１、５）のしきい値を制御する工程と、前記レジスト
膜（４）をマスクとして前記薄膜トランジスタ（１、５
）を形成する領域の前記ゲート絶縁膜（１ａ、５ａ）を
除去する工程と、 前記薄膜トランジスタ（１、５）を形成する領域にゲー
ト絶縁膜（１ａ、５ａ）を形成する工程と、を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011424A JPH02192160A (ja) | 1989-01-19 | 1989-01-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011424A JPH02192160A (ja) | 1989-01-19 | 1989-01-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192160A true JPH02192160A (ja) | 1990-07-27 |
Family
ID=11777682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011424A Pending JPH02192160A (ja) | 1989-01-19 | 1989-01-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192160A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9300732A (nl) * | 1992-04-30 | 1993-11-16 | Fuji Electric Co Ltd | Halfgeleiderinrichting en werkwijze om deze te produceren. |
| US6165825A (en) * | 1997-03-28 | 2000-12-26 | Matsushita Electronics Corporation | Semiconductor device and method for producing the same |
-
1989
- 1989-01-19 JP JP1011424A patent/JPH02192160A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9300732A (nl) * | 1992-04-30 | 1993-11-16 | Fuji Electric Co Ltd | Halfgeleiderinrichting en werkwijze om deze te produceren. |
| US6165825A (en) * | 1997-03-28 | 2000-12-26 | Matsushita Electronics Corporation | Semiconductor device and method for producing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02192160A (ja) | 半導体装置の製造方法 | |
| JP2859332B2 (ja) | 半導体装置の製造方法 | |
| JPS59231864A (ja) | 半導体装置 | |
| JPH02284461A (ja) | 半導体装置の製造方法 | |
| US20020127806A1 (en) | Method of forming multiple gate oxide layers with different thicknesses in one ion implantation process | |
| KR0150104B1 (ko) | 반도체 소자의 게이트 산화막 형성방법 | |
| KR20020051283A (ko) | 듀얼 게이트 산화막의 제조 방법 | |
| JPH04188762A (ja) | 半導体装置の製造方法 | |
| KR100209732B1 (ko) | 반도체 소자 제조방법 | |
| KR100261185B1 (ko) | 반도체소자 제조방법 | |
| JPS63275179A (ja) | Ｍｉｓ型半導体集積回路装置 | |
| KR20010037866A (ko) | 반도체 소자의 이중 게이트 절연막 형성방법 | |
| KR19980058454A (ko) | 반도체 소자의 제조방법 | |
| KR19990004650A (ko) | 반도체 소자의 제조 방법 | |
| KR19990071114A (ko) | 반도체 소자의 제조 방법 | |
| KR100241535B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100356784B1 (ko) | 미세선폭의상보형트랜지스터(cmosfet)제조방법 | |
| KR100244470B1 (ko) | 반도체소자의 듀얼 게이트산화막 제조방법 | |
| KR100298461B1 (ko) | 반도체 소자 제조방법 | |
| KR100420082B1 (ko) | 반도체장치의 모오스 트랜지스터 제조방법 | |
| KR20010048438A (ko) | 듀얼 게이트 산화막의 형성방법 | |
| JPH06275576A (ja) | 半導体装置の製造方法 | |
| KR19980053674A (ko) | 반도체 소자의 제조방법 | |
| KR20030068832A (ko) | 씨모스 소자의 제조 방법 | |
| JPH06232359A (ja) | Ｃｍｏｓ集積回路の製造方法 |