JPH02192170A - 半導体素子 - Google Patents
半導体素子Info
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- JPH02192170A JPH02192170A JP1009732A JP973289A JPH02192170A JP H02192170 A JPH02192170 A JP H02192170A JP 1009732 A JP1009732 A JP 1009732A JP 973289 A JP973289 A JP 973289A JP H02192170 A JPH02192170 A JP H02192170A
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- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子、特に縦型パワー構造の絶縁ゲー
ト型電界効果トランジスタ（ＭＯＳＦＥＴ）の静電破壊
耐量の向上が達成できる技術に関し、たとえば、ゲート
絶縁膜をより薄くできる保護素子付縦型パワーＭＯ３Ｆ
ＥＴの製造に適用して有効な技術に関する。
ト型電界効果トランジスタ（ＭＯＳＦＥＴ）の静電破壊
耐量の向上が達成できる技術に関し、たとえば、ゲート
絶縁膜をより薄くできる保護素子付縦型パワーＭＯ３Ｆ
ＥＴの製造に適用して有効な技術に関する。
縦型パワーＭ ＯＳ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｏｘ
ｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆ
ｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ ）におけるゲート絶
縁膜（ゲート酸化膜）の静電破壊を防止するために、一
般にダイオード（保護ダイオード）がモノリシックにゲ
ート・ソース間に設けられている。なお、特願昭５６−
１８５４３６号公報には、フィールド絶縁膜上に設けた
多結晶シリコン層を利用して保護ダイオードが形成され
ている例が示されている。
ｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆ
ｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ ）におけるゲート絶
縁膜（ゲート酸化膜）の静電破壊を防止するために、一
般にダイオード（保護ダイオード）がモノリシックにゲ
ート・ソース間に設けられている。なお、特願昭５６−
１８５４３６号公報には、フィールド絶縁膜上に設けた
多結晶シリコン層を利用して保護ダイオードが形成され
ている例が示されている。
上記のように、縦型パワーＭＯ３ＦＥＴにあっては、ゲ
ート絶縁膜の静電破壊対策として、ゲート・ソース間に
保護ダイオードを設けている。また、半導体基板をドレ
イン領域として動作させる縦型パワーＭＯ３ＦＥＴにあ
っては、前記基板に直接保護ダイオードを設けると、寄
生トランジスタによるサイリスク動作が生じて破壊を起
こすなどの実用上の障害がある。このため、この種の保
護ダイオードは、前記文献のように、ＭＯＳＦＥＴを構
成する基板から電気的に独立した絶縁膜（フィールド絶
縁膜）上に設けられている。
ート絶縁膜の静電破壊対策として、ゲート・ソース間に
保護ダイオードを設けている。また、半導体基板をドレ
イン領域として動作させる縦型パワーＭＯ３ＦＥＴにあ
っては、前記基板に直接保護ダイオードを設けると、寄
生トランジスタによるサイリスク動作が生じて破壊を起
こすなどの実用上の障害がある。このため、この種の保
護ダイオードは、前記文献のように、ＭＯＳＦＥＴを構
成する基板から電気的に独立した絶縁膜（フィールド絶
縁膜）上に設けられている。
一方、近年パワーＭＯ３ＦＥＴのより一層の性能向上が
希求されている。パワーＭＯ３ＦＥＴの性能、すなわち
オン抵抗および闇値（■い）等の低減化を図るためには
、ゲート絶縁膜の厚さを、たとえば千人から数百人とよ
り一層薄くする必要がある。
希求されている。パワーＭＯ３ＦＥＴの性能、すなわち
オン抵抗および闇値（■い）等の低減化を図るためには
、ゲート絶縁膜の厚さを、たとえば千人から数百人とよ
り一層薄くする必要がある。
しかし、このように前記ゲート絶縁膜の厚さが薄くなる
と、静電破壊耐量の低下を招くことになり、場合によっ
ては、現在内蔵されている多結晶シリコンを用いたゲー
ト保護ダイオードでは静電破壊対策は充分なものではな
いと思料される。
と、静電破壊耐量の低下を招くことになり、場合によっ
ては、現在内蔵されている多結晶シリコンを用いたゲー
ト保護ダイオードでは静電破壊対策は充分なものではな
いと思料される。
他方、保護ダイオード効果増大の手段として、ｐｎ接合
面積の増大を図る構造が考えられるが、この場合には保
護ダイオードの面積が大きくなり、チップサイズが大型
化してしまうという好ましくない結果となる。
面積の増大を図る構造が考えられるが、この場合には保
護ダイオードの面積が大きくなり、チップサイズが大型
化してしまうという好ましくない結果となる。
本発明の目的は、縦型パワーＭＯ３ＦＥＴのゲート酸化
膜の静電破壊耐量の増大が達成できる技術を提供するこ
とにある。
膜の静電破壊耐量の増大が達成できる技術を提供するこ
とにある。
本発明の他の目的は、静電破壊耐量が大きくかつゲート
絶縁膜の薄膜化による特性の向上が図られた絶縁ゲート
型ＭＯ３ＦＥＴを有する保護素子行の半導体装置を提供
することにある。
絶縁膜の薄膜化による特性の向上が図られた絶縁ゲート
型ＭＯ３ＦＥＴを有する保護素子行の半導体装置を提供
することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明の保護素子付縦型パワーＭＯ３ＦＥＴ
にあっては、縦型パワーＭＯＳ Ｆ ＥＴのゲート絶縁
膜の静電破壊を防止するためにゲート・ソース間に設け
られる保護ダイオードは、フィールド絶縁膜上に設けら
れた多結晶シリコン層を用いて形成されているとともに
、前記フィールド絶縁膜上には前記ゲート・ソース間に
接続される独立した多結晶シリコン層で形成された保護
抵抗が設けられている。
にあっては、縦型パワーＭＯＳ Ｆ ＥＴのゲート絶縁
膜の静電破壊を防止するためにゲート・ソース間に設け
られる保護ダイオードは、フィールド絶縁膜上に設けら
れた多結晶シリコン層を用いて形成されているとともに
、前記フィールド絶縁膜上には前記ゲート・ソース間に
接続される独立した多結晶シリコン層で形成された保護
抵抗が設けられている。
［作用〕
上記のように、本発明の保護素子付縦型パワーＭＯ３Ｆ
ＥＴは、半導体基板の主面に設けられたフィールド絶縁
膜上にゲート電極形成時に同時に設けられた多結晶シリ
コン層を利用してゲートとソース間に相互に並列状態で
保護ダイオードと保護抵抗が設けられていることから、
静電サージがゲート電極に印加された場合、保護抵抗に
よってゲート絶縁膜への静電サージ電圧が低減されるた
め、保護ダイオードの負担が軽くなり、見かけ主静電破
壊耐量が向上する。
ＥＴは、半導体基板の主面に設けられたフィールド絶縁
膜上にゲート電極形成時に同時に設けられた多結晶シリ
コン層を利用してゲートとソース間に相互に並列状態で
保護ダイオードと保護抵抗が設けられていることから、
静電サージがゲート電極に印加された場合、保護抵抗に
よってゲート絶縁膜への静電サージ電圧が低減されるた
め、保護ダイオードの負担が軽くなり、見かけ主静電破
壊耐量が向上する。
［実施例］
以下図面を参照して本発明の一実施例について説明する
。
。
第１図は本発明の一実施例による保護素子付縦型パワー
ＭＯ３ＦＥＴの電極および多結晶シリコン層のレイアウ
トを示す模式的な平面図、第２図は同じく保護素子付縦
型パワーＭＯ３ＦＥＴの等価回路、第３図は同じ＜ＭＯ
ＳＦＥＴのセルおよび保護ダイオードを示す断面図、第
４図は同じく保護抵抗のレイアウトを示す模式的平面図
、第５図は同じく保護抵抗部分を示す断面図、第６図は
同じく多結晶シリコン層のレイアウトを示す平面図であ
る。
ＭＯ３ＦＥＴの電極および多結晶シリコン層のレイアウ
トを示す模式的な平面図、第２図は同じく保護素子付縦
型パワーＭＯ３ＦＥＴの等価回路、第３図は同じ＜ＭＯ
ＳＦＥＴのセルおよび保護ダイオードを示す断面図、第
４図は同じく保護抵抗のレイアウトを示す模式的平面図
、第５図は同じく保護抵抗部分を示す断面図、第６図は
同じく多結晶シリコン層のレイアウトを示す平面図であ
る。
この実施例では、ゲート絶縁膜の静電破壊耐量向上のた
めに縦型パワーＭＯ３ＦＥＴのゲート・ソース間に保護
素子として保護ダイオードと保護抵抗を相互に並列に組
み込んだモノリシックな半導体素子の例について説明す
る。
めに縦型パワーＭＯ３ＦＥＴのゲート・ソース間に保護
素子として保護ダイオードと保護抵抗を相互に並列に組
み込んだモノリシックな半導体素子の例について説明す
る。
第１図は保護素子付縦型パワーＭＯ３ＦＥＴの素子平面
図である。この矩形の素子（チップ）■において、シリ
コンからなる半導体基板２はドレインとなるとともに、
前記基板２の主面には実線で示されるようにそれぞれア
ルミニウム（、ｌ）からなるゲート配線電極（ゲート電
極）３およびソース電極４が設けられている。前記ゲー
ト配線電極３は、同図の左寄中央部分の矩形部５と、こ
の矩形部５の右側上下部からそれぞれ平行に右方向に細
く延在するゲート引出線６とからなっている。また、前
記矩形部５が二点鎖線で示されるようなゲートポンディ
ングパッド（ＢＰ）領域７となる。
図である。この矩形の素子（チップ）■において、シリ
コンからなる半導体基板２はドレインとなるとともに、
前記基板２の主面には実線で示されるようにそれぞれア
ルミニウム（、ｌ）からなるゲート配線電極（ゲート電
極）３およびソース電極４が設けられている。前記ゲー
ト配線電極３は、同図の左寄中央部分の矩形部５と、こ
の矩形部５の右側上下部からそれぞれ平行に右方向に細
く延在するゲート引出線６とからなっている。また、前
記矩形部５が二点鎖線で示されるようなゲートポンディ
ングパッド（ＢＰ）領域７となる。
一方、前記ソース電極４は前記ゲート配線電極３を取り
囲み、かつ前記基板２の主面の周縁を除く略全域に亘っ
て延在するようなパターンで設けられている。そして、
前記基板２の右側中央部には二点鎖線で示されるように
ソースポンディングパッド（ＳＰ）ｅＪｔ域８が設けら
れている。これらゲートポンディングパッド領域７およ
びソースポンディングパッド領域８には外部端子に一端
を接続される導線（ワイヤ）の他端が接続される。
囲み、かつ前記基板２の主面の周縁を除く略全域に亘っ
て延在するようなパターンで設けられている。そして、
前記基板２の右側中央部には二点鎖線で示されるように
ソースポンディングパッド（ＳＰ）ｅＪｔ域８が設けら
れている。これらゲートポンディングパッド領域７およ
びソースポンディングパッド領域８には外部端子に一端
を接続される導線（ワイヤ）の他端が接続される。
また、第１図において点線で示される部分が多結晶シリ
コン（ポリシコン）層９である。この多結晶２１１３７
層９は、第６図にも示されるように相互に独立した３つ
の部分からなっている。その一つは前記矩形部５の周囲
に無端枠状に設けられたバックトウバックのダイオード
（保護ダイオード）１０である。この保護ダイオード１
０は多結晶シリコン層９に不純物がそれぞれ注入され、
第３図にも示されているように、枠状のｐ十形層１１と
、このｐ÷形層１１の内外周にそれぞれ設けられたｎ十
形層１２．１３とからなっている。そして、内周のｎ＋
形層１２は前記ゲート配線電極３に電気的に接続されて
いるとともに、外周のｎ＋形層１３は前記ソース電極４
に電気的に接続されている。
コン（ポリシコン）層９である。この多結晶２１１３７
層９は、第６図にも示されるように相互に独立した３つ
の部分からなっている。その一つは前記矩形部５の周囲
に無端枠状に設けられたバックトウバックのダイオード
（保護ダイオード）１０である。この保護ダイオード１
０は多結晶シリコン層９に不純物がそれぞれ注入され、
第３図にも示されているように、枠状のｐ十形層１１と
、このｐ÷形層１１の内外周にそれぞれ設けられたｎ十
形層１２．１３とからなっている。そして、内周のｎ＋
形層１２は前記ゲート配線電極３に電気的に接続されて
いるとともに、外周のｎ＋形層１３は前記ソース電極４
に電気的に接続されている。
また、他の一つは前記ゲート引出線６の一方、すなわち
、第１図では上方のゲート引出線６の先端部と、これに
対面するソース電極４部分との間に亘って設けられた抵
抗（保護抵抗）２０である。
、第１図では上方のゲート引出線６の先端部と、これに
対面するソース電極４部分との間に亘って設けられた抵
抗（保護抵抗）２０である。
この保護抵抗２０の一端は第４図および第５図に示され
るように、前記ゲート引出線６に接続されているととも
に、他端は前記ソース電極４に接続されている。
るように、前記ゲート引出線６に接続されているととも
に、他端は前記ソース電極４に接続されている。
さらに、残りの一つは前記ソース電極４の略全域下方に
広がるゲート（ゲート電極）３１である。
広がるゲート（ゲート電極）３１である。
このゲート３１は第４図にも示されているように、前記
ゲート引出線６と電気的に接続されている。
ゲート引出線６と電気的に接続されている。
このような半導体装置、すなわち、保護素子付縦型パワ
ーＭＯ３ＦＥＴは、第２図に示されるような等価回路と
なる。この保護素子付縦型パワーＭＯ３ＦＥＴは、ゲー
ト（Ｇ）、ソース（Ｓ）。
ーＭＯ３ＦＥＴは、第２図に示されるような等価回路と
なる。この保護素子付縦型パワーＭＯ３ＦＥＴは、ゲー
ト（Ｇ）、ソース（Ｓ）。
ドレイン（Ｄ）からなる縦型ＭＯ３ＦＥＴ３０のゲート
とソース間に保護ダイオード１０および保護抵抗２０が
並列状態で接続されている。なお、ソースとドレイン間
には寄生のダイオード３２が存在している。
とソース間に保護ダイオード１０および保護抵抗２０が
並列状態で接続されている。なお、ソースとドレイン間
には寄生のダイオード３２が存在している。
このような保護素子付縦型パワーＭＯ３ＦＥＴは、第３
図に示されるように、厚さ４００μｍ程度のｎ十形シリ
コン（Ｓｉ）の基板（半導体基板）２の主面に形成され
ている。基板２の主面にはｎ形エピタキシャル層２５が
設けられている。
図に示されるように、厚さ４００μｍ程度のｎ十形シリ
コン（Ｓｉ）の基板（半導体基板）２の主面に形成され
ている。基板２の主面にはｎ形エピタキシャル層２５が
設けられている。
このｎ形エピタキシャル層２５はその厚さが耐圧によっ
て選択されるが、１０〜５０ｐｍ程度の厚さとなってい
る。前記ｎ形エピタキシャル層２５の表層部には同時処
理によって３μｍ程度の深さのウェルが設けられている
。ウェルはＦＥＴセルを構成するための複数のソースウ
ェル３３と、チップの周囲に配設されかつ前記ソースウ
ェル３３と等電位となるソース接合領域３４とからなっ
ている。
て選択されるが、１０〜５０ｐｍ程度の厚さとなってい
る。前記ｎ形エピタキシャル層２５の表層部には同時処
理によって３μｍ程度の深さのウェルが設けられている
。ウェルはＦＥＴセルを構成するための複数のソースウ
ェル３３と、チップの周囲に配設されかつ前記ソースウ
ェル３３と等電位となるソース接合領域３４とからなっ
ている。
また、前記ソースウェル３３の表層部にはこのソースウ
ェル３３の端から張り出すようにｐ十形領域３５が設け
られている。前記ソースウェル３３の表層部にはリング
状に深さ０．５μｍ程度のｎ十形からなるソース領域３
６が設けられている。
ェル３３の端から張り出すようにｐ十形領域３５が設け
られている。前記ソースウェル３３の表層部にはリング
状に深さ０．５μｍ程度のｎ十形からなるソース領域３
６が設けられている。
そして、前記ソース領域３６の端のｐ十形領域３５の表
層部はチャネル３７を構成するようになる。
層部はチャネル３７を構成するようになる。
また、前記基板２上には、厚さが１〜２μｍ程度のＳｉ
ｎ、膜からなる厚いフィールド絶縁膜（フィールド酸化
膜）３８と、これに連なる厚さが５００人程０のＳｉＯ
□膜からなる薄いゲート絶縁膜（ゲート酸化膜）３９が
設けられている。前記フィールド酸化膜３８はソース接
合領域３４上に延在するとともに、前記ゲート酸化膜３
９はソース接合領域３４からｐ十形領域３５を越えてソ
ース領域３６の周辺上に迄延在している。
ｎ、膜からなる厚いフィールド絶縁膜（フィールド酸化
膜）３８と、これに連なる厚さが５００人程０のＳｉＯ
□膜からなる薄いゲート絶縁膜（ゲート酸化膜）３９が
設けられている。前記フィールド酸化膜３８はソース接
合領域３４上に延在するとともに、前記ゲート酸化膜３
９はソース接合領域３４からｐ十形領域３５を越えてソ
ース領域３６の周辺上に迄延在している。
一方、前記フィールド酸化膜３８上およびゲート酸化膜
３９には、厚さが３５００〜４５００人程度の多結晶シ
リコン層９が設けられている。また、基板２の主面は部
分的に厚さ６０００〜９０００人程度の眉間絶縁膜２６
で被われる。この眉間絶縁膜２６はゲート酸化膜３９お
よび多結晶シリコン層９等を被いソース電極４とゲート
配線電極３（ゲート引出線６）を電気的に分離させる役
割を果たすようになっている。また、前記基板２の主面
には３〜５μｍ程度の厚さのＡｆｌによって、第１図に
示されるようなソース電極４およびゲート配線電極３（
ゲート引出線６）が形成されている。
３９には、厚さが３５００〜４５００人程度の多結晶シ
リコン層９が設けられている。また、基板２の主面は部
分的に厚さ６０００〜９０００人程度の眉間絶縁膜２６
で被われる。この眉間絶縁膜２６はゲート酸化膜３９お
よび多結晶シリコン層９等を被いソース電極４とゲート
配線電極３（ゲート引出線６）を電気的に分離させる役
割を果たすようになっている。また、前記基板２の主面
には３〜５μｍ程度の厚さのＡｆｌによって、第１図に
示されるようなソース電極４およびゲート配線電極３（
ゲート引出線６）が形成されている。
前記多結晶シリコン層９は、第６図に示されるように、
前述のように相互に独立した３つの部分からなっている
。一つは基板２の左寄り中央に設けられた矩形枠状の保
護ダイオードｌＯであり、他の一つは基板２の右寄りに
設けられた多結晶シリコン層９であり、残りはＦＥＴセ
ルが形成される基板２の周縁部を除いた広い範囲のゲー
ト３１である。前記多結晶シリコン層９は内側から外側
に向かってｎ十形層１２．ｐ＋形層１１．ｎ十形層１３
と３条に区画されてバックトウハックの保護ダイオード
１０を構成している。前記ｎ十形層１２．１３は多結晶
シリコン層９にリンをドーピングすることによって形成
され、ｐ十形層１１は多結晶シリコン層９にボロンをド
ーピングすることによって形成される。実施例では、保
護ダイオード１０が一対のバックトウハックダイオード
によって形成された状態について示しであるが、実際に
はさらに多数条の区画構造として所望の耐圧を得るよう
になっている。
前述のように相互に独立した３つの部分からなっている
。一つは基板２の左寄り中央に設けられた矩形枠状の保
護ダイオードｌＯであり、他の一つは基板２の右寄りに
設けられた多結晶シリコン層９であり、残りはＦＥＴセ
ルが形成される基板２の周縁部を除いた広い範囲のゲー
ト３１である。前記多結晶シリコン層９は内側から外側
に向かってｎ十形層１２．ｐ＋形層１１．ｎ十形層１３
と３条に区画されてバックトウハックの保護ダイオード
１０を構成している。前記ｎ十形層１２．１３は多結晶
シリコン層９にリンをドーピングすることによって形成
され、ｐ十形層１１は多結晶シリコン層９にボロンをド
ーピングすることによって形成される。実施例では、保
護ダイオード１０が一対のバックトウハックダイオード
によって形成された状態について示しであるが、実際に
はさらに多数条の区画構造として所望の耐圧を得るよう
になっている。
また、前記多結晶シリコン層９で構成されるゲート３１
は、第６図に示されるように一部を示すが、縦横に規則
正しく矩形孔４０が打ち抜かれた網目状パターンとなっ
ている。このセルは数十μｍピッチで配列されている。
は、第６図に示されるように一部を示すが、縦横に規則
正しく矩形孔４０が打ち抜かれた網目状パターンとなっ
ている。このセルは数十μｍピッチで配列されている。
また、前記多結晶シリコン層９で構成される保護抵抗２
０は、第５図に示されるように、フィールド酸化膜３８
上に設けられている。この保護抵抗２０はその両端がゲ
ート引出線６またはソース電極４に接続されている。す
なわち、保護抵抗２０を被う眉間絶縁膜２６は保護抵抗
２０の両端部分で開けられてコンタクト孔４１を有する
ようになっていることから、このコンタクト孔４１部分
にはソース電極４およびゲート引出線６が埋め込まれ、
それぞれ保護抵抗２０に接触するようになる。この保護
抵抗２０の抵抗値は、要求される縦型パワーＭＯ３ＦＥ
Ｔの静電破壊耐量により、前記保護ダイオード１０の耐
圧をも考慮して決定される。
０は、第５図に示されるように、フィールド酸化膜３８
上に設けられている。この保護抵抗２０はその両端がゲ
ート引出線６またはソース電極４に接続されている。す
なわち、保護抵抗２０を被う眉間絶縁膜２６は保護抵抗
２０の両端部分で開けられてコンタクト孔４１を有する
ようになっていることから、このコンタクト孔４１部分
にはソース電極４およびゲート引出線６が埋め込まれ、
それぞれ保護抵抗２０に接触するようになる。この保護
抵抗２０の抵抗値は、要求される縦型パワーＭＯ３ＦＥ
Ｔの静電破壊耐量により、前記保護ダイオード１０の耐
圧をも考慮して決定される。
このような保護素子付縦型パワーＭＯ３ＦＥＴは、ゲー
ト酸化膜３９に静電サージ電圧が印加した場合、静電サ
ージ電圧は前記保護抵抗２０によって電圧が低下するた
め、保護ダイオード１０に加わる負担が小さくなり、保
護ダイオード１０の破壊が防止できる。たとえば、印加
電圧ｖｌによってチャージアップされたコンデンサーか
らの静電サージがゲート電極に印加されるとき、ゲート
・ソース間が抵抗で接続されていない（無限大抵抗挿入
）場合は、ゲート酸化膜には最大電圧■が印加される。
ト酸化膜３９に静電サージ電圧が印加した場合、静電サ
ージ電圧は前記保護抵抗２０によって電圧が低下するた
め、保護ダイオード１０に加わる負担が小さくなり、保
護ダイオード１０の破壊が防止できる。たとえば、印加
電圧ｖｌによってチャージアップされたコンデンサーか
らの静電サージがゲート電極に印加されるとき、ゲート
・ソース間が抵抗で接続されていない（無限大抵抗挿入
）場合は、ゲート酸化膜には最大電圧■が印加される。
一方、ゲート・ソース間に抵抗Ｒ０が挿入されている場
合、コンデンサーより流入する電流ｉと抵抗の積ｉＲｃ
の電圧■２がゲート電極に加わることになる。この電圧
■２は抵抗Ｒ６の値に比例し、Ｒ６の値を選ぶことによ
って、ＲＣ，＝ω（ゲート・ソース間に抵抗なし）のと
き０）Ｖ、＝ＶＺ ＝ＶＭＡＸ カラ、ＲＧ−０（ゲー
ト・ソース間ショート）のときの■、＝０の間の任意の
値にコントロールできる。したがって、ゲート・ソース
間に抵抗を挿入することにより、ゲート酸化膜への静電
サージ電圧は低減され、その分保護ダイオードの負担が
軽くなり、見掛は上静電破壊耐量が向上する。
合、コンデンサーより流入する電流ｉと抵抗の積ｉＲｃ
の電圧■２がゲート電極に加わることになる。この電圧
■２は抵抗Ｒ６の値に比例し、Ｒ６の値を選ぶことによ
って、ＲＣ，＝ω（ゲート・ソース間に抵抗なし）のと
き０）Ｖ、＝ＶＺ ＝ＶＭＡＸ カラ、ＲＧ−０（ゲー
ト・ソース間ショート）のときの■、＝０の間の任意の
値にコントロールできる。したがって、ゲート・ソース
間に抵抗を挿入することにより、ゲート酸化膜への静電
サージ電圧は低減され、その分保護ダイオードの負担が
軽くなり、見掛は上静電破壊耐量が向上する。
このような実施例によれば、つぎのような効果が得られ
る。
る。
（１）本発明の保護素子付縦型パワーＭＯ３ＦＥＴは、
ゲート・ソース間に保護ダイオード以外に保護抵抗が並
列に挿入されていることから、静電サージ電圧が印加し
た際、前記保護抵抗によって電圧低減が図られることか
ら、保護ダイオードに加わる電圧が低くなり、保護ダイ
オードの破壊が抑止されるという効果が得られる。
ゲート・ソース間に保護ダイオード以外に保護抵抗が並
列に挿入されていることから、静電サージ電圧が印加し
た際、前記保護抵抗によって電圧低減が図られることか
ら、保護ダイオードに加わる電圧が低くなり、保護ダイ
オードの破壊が抑止されるという効果が得られる。
（２）上記（１）により、本発明の保護素子付縦型パワ
ーＭＯ３ＦＥＴは、保護ダイオードおよび保護抵抗の作
用によって静電破壊耐量が増大するという効果が得られ
る。
ーＭＯ３ＦＥＴは、保護ダイオードおよび保護抵抗の作
用によって静電破壊耐量が増大するという効果が得られ
る。
（３）上記（２）により、本発明の保護素子付縦型パワ
ーＭＯ３ＦＥＴは、保護ダイオードおよび保護抵抗の作
用によって静電破壊耐量が増大することから、ゲート酸
化膜の厚さを数百人と薄くできるため、オン抵抗および
闇値（ｖｔｈ）等の低減化を図ることができ、特性が向
上するという効果が得られる。
ーＭＯ３ＦＥＴは、保護ダイオードおよび保護抵抗の作
用によって静電破壊耐量が増大することから、ゲート酸
化膜の厚さを数百人と薄くできるため、オン抵抗および
闇値（ｖｔｈ）等の低減化を図ることができ、特性が向
上するという効果が得られる。
（４）上記（１）〜（３）により、本発明によれば、特
性が優れかつゲート酸化膜保護素子の破壊を防止できる
半導体素子を提供することができるという相乗効果が得
られる。
性が優れかつゲート酸化膜保護素子の破壊を防止できる
半導体素子を提供することができるという相乗効果が得
られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるパワーＭＯ３ＦＥＴ
の製造技術に適用した場合について説明したが、それに
限定されるものではなく、小信号ＭＯ３ＦＥＴや縦型パ
ワーＭＯ３ＦＥＴ内蔵のインテリジェントＩＣ（ＩＰＩ
Ｃ）にも適用できる。
をその背景となった利用分野であるパワーＭＯ３ＦＥＴ
の製造技術に適用した場合について説明したが、それに
限定されるものではなく、小信号ＭＯ３ＦＥＴや縦型パ
ワーＭＯ３ＦＥＴ内蔵のインテリジェントＩＣ（ＩＰＩ
Ｃ）にも適用できる。
本発明は少なくとも縦型ＭＯ３ＦＥＴを内蔵した半導体
素子には適応できる。
素子には適応できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明の保護素子付縦型パワーＭＯＳ Ｆ ＥＴは、半
導体基板の主面に設けられたフィールド絶縁膜上にゲー
ト電極形成時に同時に設けられた多結晶シリコン層を利
用してゲートとソース間に相互に並列状態で保護ダイオ
ードと保護抵抗が設けられていることから、静電サージ
がゲート電極に印加された場合、保護抵抗によってゲー
ト絶縁膜への静電サージ電圧が低減されるため、保護ダ
イオードの負担が軽くなり、見かけ上静電破壊耐量が向
上する。したがって、本発明によれば、ゲート絶縁膜の
永久破壊が起き難くなる。また、本発明によれば、静電
破壊耐量を特定した場合、ゲート絶縁膜の厚さをより一
層薄くすることができるため、縦型パワーＭＯ３ＦＥＴ
の特性向上を達成できる。
導体基板の主面に設けられたフィールド絶縁膜上にゲー
ト電極形成時に同時に設けられた多結晶シリコン層を利
用してゲートとソース間に相互に並列状態で保護ダイオ
ードと保護抵抗が設けられていることから、静電サージ
がゲート電極に印加された場合、保護抵抗によってゲー
ト絶縁膜への静電サージ電圧が低減されるため、保護ダ
イオードの負担が軽くなり、見かけ上静電破壊耐量が向
上する。したがって、本発明によれば、ゲート絶縁膜の
永久破壊が起き難くなる。また、本発明によれば、静電
破壊耐量を特定した場合、ゲート絶縁膜の厚さをより一
層薄くすることができるため、縦型パワーＭＯ３ＦＥＴ
の特性向上を達成できる。
第１図は本発明の一実施例による保護素子付縦型パワー
ＭＯ３ＦＥＴの電極およびポリシリコン層のレイアウト
を示す模式的な平面図、第２図は同じく等価回路、 第３図は同じ＜ ＭＯＳ Ｆ ＥＴのセルおよび保護ダ
イオードを示す断面図、 第４図は同じ（保護抵抗のレイアウトを示す模式的平面
図、 第５図は同じく保護抵抗部分を示す断面図、第６図は同
じくポリシリコン層のレイアウトを示す平面図である。 １・・・素子（チップ）、２・・・基板、３・・・ゲー
ト配線電極（ゲート電極）、４・・・ソース電極、５・
・・矩形部、６・・・ゲート引出線、７・・・ゲートポ
ンディングパッド領域、８・・・ソースポンディングパ
ッド領域、９・・・多結晶シリコン層、１０・・・ダイ
オード（保護ダイオード）、１１・・・ｐ十形層、１２
．１３・・・ｎ十形層、２０・・・保護抵抗、２５・・
・ｎ形エピタキシャル層、２６・・・層間絶縁膜、３０
・・・縦型ＭＯ３ＦＥＴ、３１・・・ゲート（ゲート電
極）、３２・・・ダイオード、３３・・・ソースウェル
、３４・・・ソース接合領域、３５・・・ｐ十形領域、
３６・・・ソース領域、３７・・・チャネル、３８・・
・フィールド絶縁膜（フィールド酸化膜）、３９・・・
ゲート絶縁膜（ゲート酸化膜）、４０・・・矩形孔、４
１・・・コンタクト孔。
ＭＯ３ＦＥＴの電極およびポリシリコン層のレイアウト
を示す模式的な平面図、第２図は同じく等価回路、 第３図は同じ＜ ＭＯＳ Ｆ ＥＴのセルおよび保護ダ
イオードを示す断面図、 第４図は同じ（保護抵抗のレイアウトを示す模式的平面
図、 第５図は同じく保護抵抗部分を示す断面図、第６図は同
じくポリシリコン層のレイアウトを示す平面図である。 １・・・素子（チップ）、２・・・基板、３・・・ゲー
ト配線電極（ゲート電極）、４・・・ソース電極、５・
・・矩形部、６・・・ゲート引出線、７・・・ゲートポ
ンディングパッド領域、８・・・ソースポンディングパ
ッド領域、９・・・多結晶シリコン層、１０・・・ダイ
オード（保護ダイオード）、１１・・・ｐ十形層、１２
．１３・・・ｎ十形層、２０・・・保護抵抗、２５・・
・ｎ形エピタキシャル層、２６・・・層間絶縁膜、３０
・・・縦型ＭＯ３ＦＥＴ、３１・・・ゲート（ゲート電
極）、３２・・・ダイオード、３３・・・ソースウェル
、３４・・・ソース接合領域、３５・・・ｐ十形領域、
３６・・・ソース領域、３７・・・チャネル、３８・・
・フィールド絶縁膜（フィールド酸化膜）、３９・・・
ゲート絶縁膜（ゲート酸化膜）、４０・・・矩形孔、４
１・・・コンタクト孔。
Claims (1)
- 【特許請求の範囲】 １、絶縁ゲート型電界効果トランジスタのゲート絶縁膜
を保護するためのダイオードおよび抵抗がゲートとソー
ス間に並列状態でモノリシックに設けられていることを
特徴とする半導体素子。 ２、前記ダイオードおよび抵抗は半導体基板主面に設け
られた前記ゲート絶縁膜に連なる厚いフィールド絶縁膜
上に設けられた半導体層によって構成されていることを
特徴とする特許請求の範囲第１項記載の半導体素子。 ３、前記ダイオードおよび抵抗は前記ゲート絶縁膜上に
形成された多結晶シリコン層によって形成されているこ
とを特徴とする特許請求の範囲第２項記載の半導体素子
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009732A JPH02192170A (ja) | 1989-01-20 | 1989-01-20 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009732A JPH02192170A (ja) | 1989-01-20 | 1989-01-20 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192170A true JPH02192170A (ja) | 1990-07-27 |
Family
ID=11728486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009732A Pending JPH02192170A (ja) | 1989-01-20 | 1989-01-20 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192170A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| JP2005123340A (ja) * | 2003-10-15 | 2005-05-12 | Rohm Co Ltd | 半導体装置 |
| JP2015119521A (ja) * | 2013-12-17 | 2015-06-25 | サンケン電気株式会社 | 半導体装置及びスイッチング回路 |
-
1989
- 1989-01-20 JP JP1009732A patent/JPH02192170A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| JP2005123340A (ja) * | 2003-10-15 | 2005-05-12 | Rohm Co Ltd | 半導体装置 |
| JP2015119521A (ja) * | 2013-12-17 | 2015-06-25 | サンケン電気株式会社 | 半導体装置及びスイッチング回路 |
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