JPH02192220A - オン状態からオフ状態へ、およびオフ状態からオン状態へスイツチングできる出力バツフア回路 - Google Patents

オン状態からオフ状態へ、およびオフ状態からオン状態へスイツチングできる出力バツフア回路

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JPH02192220A
JPH02192220A JP1240926A JP24092689A JPH02192220A JP H02192220 A JPH02192220 A JP H02192220A JP 1240926 A JP1240926 A JP 1240926A JP 24092689 A JP24092689 A JP 24092689A JP H02192220 A JPH02192220 A JP H02192220A
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circuit
state
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gate
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Paul E Platt
ポール・イー・プラツト
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Cypress Semiconductor Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、オン状態とオフ状態の間でスイッチングでき
る出力バッファ回路に関するものである。
〔従来の技術〕
ＭＯＳ　トランジスタ回路、とくに０ＭＯＳ技術におい
ては、検出増幅器からの出力信号を集積回路の出力ビン
へ結合することが一般に必要である。検出増幅器は、た
とえば、ランダムアクセスメモリ（ＲＡＭ　）からの２
進出力信号、またはプログラム可能な論理装置（ＰＬＯ
）の項線からの積項を検出する九めに検出増幅器が用い
られる。その回路はミ状態出力をしばしば用いる。その
三状態出力は１またはＯをそれぞれ供給する高１＆は低
ばかりでなく、出力が「浮動する」「オフ」状態に置く
こともできる。
〔発明が解決すべき課題〕
従来、そのミ状態出力回路においては、出力を「オフ」
から「オン」へスイッチングすることから生ずるターン
オンノイズを減少することに注意が払われてきた。たと
えば本願出願人が所有する米国特許第４，７２３，１０
８号には、適切な時刻に出力パッドをアース電位へ引下
げる引下げトランジスタを駆動するために基準入力電源
を用いることが開示されている。第１図に示すように、
トランジスタＭ１Ｂがターンオンし九時に回路点１であ
る出力信号パッドにおける出力信号中のノイズを減少す
る丸めに、回路点６におけるその基準入力電圧が用いら
れる。この従来の回路の回路点６はトランジスタＭ１５
のゲートへ接続されておシ、その回路点６における基準
入力電圧は、トランジスタＭｌｌｉのゲートへ！ａ続さ
れている回路点２における電圧の立上シ縁部を制御する
電流を生ずる。そうするとそれはトランジスタＭ１９の
出力ヲ、りとえば、正論理信号の場合に出力信号をｒＯ
ＪＫせねばならない時のような適切な時刻に、アース電
位まで駆動する。トランジスタＭ１９のゲートに流れこ
むその電流は、そのトランジスタのンース＝ドレイン電
流の変化率ｄｉ／ｄｔｔ−制御することによシ、トラン
ジスタＭ１９のスイッチング時間を制御する。
この種の三状態回路において観察される主なノイズ問題
は、三状態出力が無電流から大きな電流へ変化する（出
力トランジスタがオフからオンへ切換えられる時）間に
起ることが周知となっている。し九がって、出力トラン
ジスタが大電流から小電流へ（オンからオフへ）切換え
られる時に起ることがあるノイズを誰も考えなかつ九。
しかし、この種の回路である種の故障が生じはじめ、そ
の結果として好ましくない出力データが生ずる。その問
題の源が何であるかを誰も知ら表かつ友。予測されなか
ったことであるが、従来技術の第１図に示されている回
路を再び参照して、Ｖｌｌへ接続されているトランジス
タＭ１１１のソースにおける電圧が、回路中のノイズの
結果として外部ｐｃ板におけるアース電圧に対して降下
する傾向があることが見出された。おどろくべきことに
、回路点２が高から低へ（オンからオフへ）切換えられ
た時に生じた電圧をそれが降下させ、その結果として、
データ信号入力の正しい検出を阻止した回路がしばしば
故障状態になる。この故障モードは理解されなかり友。
この問題に対する予測されなかつ九解決法が見出された
。一方が他方の鏡像関係にあシ、正のレールへ結合され
ているトランジスタのゲートへ一方が結合され、負レー
ルへ結合されているトランジスタのゲートへ他方が結合
される２つの基準電源を使用できることが発見された。
それら２つの基準電圧を用いると、出力トランジスタが
ターンオンした時に出力ノイズを減少することが可能に
なるばかシでなく、トランジスタがターンオフし九時に
も出力ノイズを減少することが可能であることが発見さ
れた。また、第１図に示す従来の回路とは逆に、本発明
の回路は引下げトランジスタＭ１９のスイッチングを制
御できるばかシでなく、引上げトランジスタＭ１８のス
イッチングを制御でき、それらのスイッチングトランジ
スタがオフからオンへ切換わった時、およびそれらのス
イッチングトランジスタがオンからオフへ切換わった時
に、それらのスイッチングトランジスタにおけるノイズ
が従来の技術におけるように制御される。
〔課題を解決すべき手段〕
簡単にいえば、本発明は、オフ状態からオン状態へ、お
よびオン状態からオフ状態へ、大きなノイズを生ずるこ
となしに、スイッチングできる出力バッファ回路を提供
するものである。この回路はＭＯＳインバータ回路を含
む。このインバータ回路の第１のノードが電源の正端子
のよう１１つの端子へ接続され、第２のノードが電源の
負端子のような別の端子へ接続される。このインバータ
回路は入力信号管受ける入力回路点と、出力トランジス
タへ接続されるようにされた出力信号を供給する出力回
路点とを有する。
ＭＯＳインバータ回路を電源へ結合するために２個のト
ランジスタが用いられろ。１つの極性形のおよび１つの
七−ドの第１のＭＯＳトランジスタ、たトエばｐチャネ
ルエンハンス形トランジスタのンース＝ドレイン回路が
、ＭＯＳインバータ回路の第１の回路点と、電源の正端
子の間に直列結合される。極性形またはモードが第１の
ＭＯＳトランジスタとは逆である第２のＭＯＳ　トラン
ジスタ、たとえばれチャネルエンハンス形トランジスタ
のソース＝ドレイン回路が、　ＭＯＳインバータ回路の
他の回路点と負端子すなわちアース端子の間に直列結合
される。
第１のＭＯＳトランジスタへ基準電圧を供給するために
、そのトランジスタのゲートへ基準電源が結合される。
その基準電圧と鏡像関係にある第２の基準電圧を第２の
ＭＯＳ　トランジスタのゲートへその基準電源が電流ミ
ラー回路を介して間接的に結合される。それらの基準電
圧は、ＭＯＳトランジスタの動作条件および地理条件の
正常な変化範囲にわたって安定な電流金発生でき、それ
罠より、インバータの出力端子に接続されている出力端
子がターンオンまたはターンオフされた時にノイズを減
少する。
従来の回路とは異って、本発明の回路は、オンからオフ
へおよびオフからオンへの全ての動作遷移中に、ノイズ
を制御できる。
〔実施例〕
以下、図面を参照して本発明の詳細な説明する。
まず第１図を参照して、本発明の出力バッファ回路のイ
ンバータ回路１０はｐチャネルエンハンス形ＭＯＳトラ
ンジスタ１１と、カチャネルエンハンス形ＭＯＳトラン
ジスタ１２とを含む。ＶａｔとインバータのＭＯＳトラ
ンジスタ１１のソースの間にｐチャネルエンハンス形ト
ランジスタ１３が結合される。ＭＯＳ　トランジスタ１
２のソースとアースまたはＶＳｅ２間にエンハンス形Ｍ
ＤＳ　トランジスタ１４が結合される。
トランジスタ１３のゲートへ基準電圧隻璽νｌが接続さ
れる。この基準電圧は、ｐチャネルＭＯＳトランジスタ
１３が定電流源のように動作することを可能にする。そ
のトランジスタ１３のソース＝ドレイン電流は、温度の
ような動作環境条件、または全体の集積回路にシけるＭ
ＯＳ装置の製造中の製造工程条件の変化とは無関係に一
定に保たれる。
出力トランジスタ１６のゲートへの電流の流れを制御す
る丸めに基準電圧Ｖ□ツ１を用いることにより、Ｗｏ＠
から出力トランジスタ１６のゲートに流れこむことがで
きる最大電流をセットすると共に、インバータ１０の出
力端子へ接続されている出力トランジスタ１６がターン
オンする速さをセットする。この電流変化率ｄｉ／ｄｔ
が低くされたとすると、出力トランジスタ１６のターン
オンが僅かに遅らされるが、トランジスタ１６のその低
いｄｉ／むが出力ノイズを減少させる。
本発明に従って、ターンオン中にトランジスタ１６ｆ：
流れる電流の変化率を制御する必要があるばかりでなく
、ターンオフ中にも同様に必要である。トランジスタ１
６がターンオフされると、集積回路パッケージの正常な
インダクタンスであるインダクタ１８を流れる電流が減
少して、電流の変化率ｄｉ／ｄＬが負になる。したがっ
て、ｎチャネルエンハンス形トランジスタ１４のケート
へ第２の基準電圧ｖ１１ｙｌが加えられると、出力トラ
ンジスタ１６のゲート電圧の減少率が制御される。
したがって、基準電圧ｖ■ν３はトランジスタ１６のゲ
ートからアースへ流れ出ることができる最大電流をセッ
トする。これはトランジスタ１６のターンオフ速度を低
下して、インダクタ１８ｔ−流れる電流のｄｉ／ｄｔを
Ｏに近くする。
従来は出力トランジスタ１６の非導通状態中のノイズの
問題を誰も理解していなかった。非導通状態中、とくに
極端な温度条件の下における内部回路ノイズは、それら
のスタチックＲＡＭ回路を故障させたが、その理由を誰
も知らなかった。この問題は、１つの集積回路中の出力
スイッチの数が増すにつれて悪化し九。たとえば、単一
ポートＲＡＭが出力スイッチ’（ｉ−８個有するのに対
して、二重ボー）　ＲＡＭ回路の出力スイッチの数は１
６個である。したがって、単一ボートＲＡＭでの経験を
基にして、この種の二重ポー）ＲＡＭ回路は一層頻繁に
故障すると予測された。本発明はそれに対する解決法を
提供するものである。
基準電圧ｖｌν！とｖｓｍｙｓを発生する１つの技術は
第３図に示されている電流ミラー回路を用いることであ
る。この回路は亀チャネルトランジスタ２０とｎチャネ
ルトランジスタ２１の２個のエンハンス形ＭＯＳトラン
ジスタを用いる。トランジスタ２００ソースがＶｅｅへ
接続され、ドレインがトランジスタ２１のドレインへ接
続される。トランジスタ２１のソースが接地され、ゲー
トとドレインが図示のように回路点２２へ一緒に接続さ
れる。
飽和モードにおいては、トランジスタ２０のゲート＝ソ
ース電圧が、トランジスタ２１のドレインへ向って流れ
るドレイン電流を決定する。第３図の回路からは電流が
外部へ引出されない（回路点２２に出入シする電流がな
い）から、トランジスタ２０會流れるソースなドレイン
電流はトランジスタ２１を流れるドレイン＝ソース電流
に等しくなければならない。し九がって、回路点２２に
おける電圧はそれらの電流を等しくする丸めに必要な値
をとる。トランジスタ２０と２１流れる電流が等しいこ
とが、第１図に示す回路が「電流ミラー」と呼ばれる理
由である。し九がって、■□、１で表される回路点２２
における電圧は、Ｖａｍｐｓで表されるトランジスタ２
０のゲート電圧の鏡映である。
本発明の好適な実施例が第４図に示されている。
回路点３２と３３におけるそれぞれの入力信号ＩＮＰＵ
ＴとＩＮＰＵＴは、たとえば差動検出増幅器の出力信号
を表す。回路点３２はナントゲート３０の１つの入力端
子へ接続され、回路点３３はナントゲート３１の１つの
入力端子へ接続される。それらのナントゲート３０と３
１は出力可能化端子３４へ供給される信号によシ可能状
態にされる。
その出力可能化信号はトランジスタ３５と３６ｔ−ター
ンオンおよびターンオフするように作用する。
そうすると第４図の回路のパッド４Ｔにおける出力をタ
ーンオンおよびターンオフするよりに作用する。出力可
能化信号は別のチップが同じプリント回路板上の同じ信
号線をドライブする時に、出力を高インピーダンス状態
に置くために用いられる。出力可能化回路はこの分野に
おいて周知である。
第４図の回路は２つのインバータ回路３７．３８を用い
る。典型的なＣＭＯＢインバータ回路であるインバータ
回路３Ｔはｐチャネルエンハンス形ＭＯＳトランジスタ
３９と一チャネルエンハンス形ＭＯＳトランジスタ４（
ｌ用いる。同様にインバータ回路３８はｐチャネルエン
ハンス形ＭＯＳトランジスタ４１とｎチャネルエンハン
ス形ＭＯＳトランジスタ４２にｍｍいる。２つのインバ
ータを用いる第４図に示す本発明の好適な実施例の回路
は、両方のインバータを同時にスイッチングできること
が有利である。第２図に示す実施例に示されているよう
に、１つのインバータ回路１０を用いると、第４図のト
ランジスタ３５．３６のようｆｋ２つの出力トランジス
タを用いるものとすると、それらの出力トランジスタ金
同時に常にスイッチングすることを要する。第４図に示
す実施例においては、第２図に示す実施例とは異って、
トランジスタ３６がターンオフされた時にトランジスタ
３５をターンオンでき、トランジスタ３５がターンオフ
された時にトランジスタ３６ｔ″ターンオンできる。抵
抗４６は引上げ抵抗であって、出力トランジスタ３５の
ソースを電源ｖｅ＠へ結合する。
インバータ３Ｔおよび３８とｖｅｅの間に結合されてい
るｐチャネルエンハンス形トランジスタ４３のゲートへ
ｖ■ν１が結合される。ｖ１１ν１は、第４図に示す回
路において第２図に示す回路と同様に動作する。同様に
、■１．ν諺はｎチャネルエンハンス形トランジスタ４
４のゲートへ結合されるとともに、第２図におけるトラ
ンジスタ１４のゲートへ接続された時と同様に動作する
。あるいは、別の実施例においては、回路点４８ｔ−ト
ランジスタ４４のドレインから切離し、その代りに付加
ｎチャネルトランジスタ（図示せず）ｔ−介して接地で
きる。この付加トランジスタのゲー）４Ｖｍｍν３へ接
続せねばならない。
Ｎチャネルエンハンス形ＭＯＳトランジスタ４５゜４６
は大容量ＭＯＳトランジスタであって、トランジスタ４
５のソースとドレインがＶｉｌ！へ結合され、トランジ
スタ４６のソースとドレインは接地される。それらのト
ランジスタの目的は、アース電圧またはｖｃｅ電圧が変
動した時に安定させることである。たとえば、アース電
圧またはＶｅｔｌ電圧が急上昇したとすると、トランジ
スタ４６はその上昇した電圧上トランジスタ４４のゲー
トへ容量結合する。したがってそのゲートの電圧は上昇
するアース電圧とともに上昇する。同様に、トランジス
タ４５のソースとドレインに接続されている電源電圧ｖ
ｅｅが降下したとすると、トランジスタ４５のゲートも
同様に降下し、その降下したゲート電圧がｐチャネルト
ランジスタ４３のゲートへ直結される。したがって、電
源のいずれかのレールくおけるノイズの急上昇から生ず
ることがある問題を解消するものである。これＫより、
第４図の回路中の電流源装置すなわちトランジスタ４３
と４４が、ｖｏまたはアース電圧のスパイクの結果とし
て、意図しないのにターンオフされることがなくなる。
本発明の別の実施例が第５図に示されている。
本発明において、インバータ回路を電源へ結合するため
に用いられる結合ＭＯＳトランジスタは極性の聾を逆に
するか（ｎチャネルとｐチャネル）、モードを逆にする
（デプリーション形とエンハンス形）にする必要がある
。本発明のこの実施例は、前記実施例で用いられている
０ＭＯＳ技術とは異って、全てｎチャネルトランジスタ
を用いる。更に、この実施例では、インバータ回路４９
はＭＯＳトランジスタｔ−２個ではなくて４個使用する
。トランジスタ５１，５２．５５はｎチャネルエンハン
ス形トランジスタであり、トランジスタ５５は塾チャネ
ルデプリーション形トランジスタである。トランジスタ
５４のゲートとソースはトランジスタ５２のゲートへ接
続される。トランジスタ５５のゲートはトランジスタ５
２のゲートへ接続される。この種のｎチャネルインバー
タはこの技術において周知である。
インバータ４９ｔ−正電源端子ｖ６゜へ結合する結合ト
ランジスタ５Ｇはｎチャネルデプリーション形トランジ
スタである。インバータ４９を負電源端子へ結合する結
合トランジスタ５３はｎチャネルエンハンス形トランジ
スタである。前記実施例と同様に・ｖ■ν１とＶｌｌｌ
ν３はそれぞれの結合トランジスタのゲートへ接続され
、全く同様に動作して、出力回路点５６（これは前と同
様に出力トランジスタ（図示せず）へ通常接続される）
における電圧と電流を制御する。この回路は前記ＣＭＯ
Ｓ実施例と同様に動作する。
【図面の簡単な説明】
第１図は従来の回路のブロック回路図、第２図は本発明
の一実施例の回路図、第３図は電流ミラー回路の回路図
、第４図は本発明の好適な実施例の回路図、第５図はエ
ンハンス形装置とデプリーション形装置の組合わせを用
いる本発明の更に別の実施例の回路図である。 １０．３７，３８．４９　　・・拳拳インバータ回路。 手続補正書こ定入゛〕

Claims (2)

    【特許請求の範囲】
  1. （１）電源の１つの端子へ接続される第１の回路点と、
    他の回路点へ接続される第２の回路点と、入力信号を受
    ける入力手段と、出力トランジスタへ接続される出力信
    号を供給する出力手段とを有するＭＯＳインバータ回路
    と、 ソース＝ドレイン回路が前記ＭＯＳインバータ回路の前
    記第１の回路点へ直列結合され、１つの極性形および１
    つのモードの第１のＭＯＳトランジスタと、 ソース＝ドレイン回路が前記ＭＯＳインバータ回路の前
    記他の回路点へ直列結合され、前記第１のＭＯＳトラン
    ジスタとは極性形とモードのいずれかが逆である第２の
    ＭＯＳトランジスタと、 第１の基準電圧を前記第１のＭＯＳトランジスタのゲー
    トへ供給し、鏡映関係にある第２の基準電圧を前記第２
    のＭＯＳトランジスタのゲートへ供給する手段と、 を備え、前記基準電圧は回路中のＭＯＳトランジスタの
    動作条件と処理条件の正常な変化において安定である電
    流を発生でき、それにより前記インバータ回路からの前
    記出力信号の上昇時間と降下時間が、回路中のＭＯＳト
    ランジスタの動作条件と処理条件の正常な変化とは無関
    係に正確に制御され、それにより、前記出力手段へ接続
    されている前記出力トランジスタがターンオンまたはタ
    ーンオフされた時にノイズを減少することを特徴とする
    オン状態からオフ状態へ、およびオフ状態からオン状態
    へスイッチングできる出力バッファ回路。
  2. （２）ソースが電源の正端子へ接続される第１のｐチャ
    ネルトランジスタと、前記電源の他の端子へ接続される
    第２のｎチヤネルトランジスタと、前記２つのＭＯＳト
    ランジスタのゲートへ接続される入力手段と、前記第１
    のＭＯＳトランジスタと前記第２のＭＯＳトランジスタ
    の前記電源へ接続されないソース端子とドレイン端子の
    他方へ接続され、かつ出力トランジスタへ接続される出
    力手段とを有するＭＯＳインバータ回路と、 前記インバータ回路の前記第１のｐチャネルＭＯＳトラ
    ンジスタのソースと前記電源の前記正端子の間にソース
    ＝ドレイン回路が直列結合される、１つの極性形および
    １つのモードの第３のＭＯＳトランジスタと、 前記インバータ回路の前記第２のｎチャネルＭＯＳトラ
    ンジスタのソースと前記電源の前記他の端子の間にソー
    ス＝ドレイン回路が直列結合される、前記第１のトラン
    ジスタとは極性形とモードのいずれかが逆である第４の
    ＭＯＳトランジスタと、第１の基準電圧を前記第３のＭ
    ＯＳトランジスタのゲートへ供給し、鏡映関係にある第
    ２の基準電圧を前記第４のＭＯＳトランジスタのゲート
    へ供給する手段と、 を備え、前記基準電圧は回路中のＭＯＳトランジスタの
    動作条件と処理条件の正常な変化において安定である電
    流を発生でき、それにより前記インバータからの前記出
    力信号の上昇時間と降下時間が、動作条件と処理条件の
    正常な変化とは無関係に正確に制御され、それにより、
    前記出力手段へ接続されている前記出力トランジスタが
    ターンオンまたはターンオフされた時にノイズを減少す
    ることを特徴とするオン状態からオフ状態へ、およびオ
    フ状態からオン状態へスイッチングできる出力バッファ
    回路。
JP1240926A 1988-09-19 1989-09-19 オン状態からオフ状態へ、およびオフ状態からオン状態へスイツチングできる出力バツフア回路 Pending JPH02192220A (ja)

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