JPH02193122A - 薄膜トランジスタパネル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、基板上に画素電極がマトリクス状に配設され
ているとともに、前記各画素を駆動するためのスイッチ
素子として薄膜トランジスタが配設された薄膜トランジ
スタパネルであって、フラットパネル形デイスプレィで
ある液晶デイスプレィ（ＬＣＤ）などに適用されるもの
に関する。

−嵐米□□□肢重− 近年高度情報化が進むにつれ、映像表示用のデイスプレ
ィの分野においてはより一層の高精細化および高輝度化
が望まれている。現在は家庭用やその他はとんどの分野
においてＣＲＴ　（陰極線管）がその主流を占めている
。しかし小形、軽量、低消費電力でしかも高画質化が可
能なフラットパネル形デイスプレィへの要望が高まって
きている。フラットパネル形デイスプレィのうち液晶を
用いたＬＣＤは現在もっとも広く用いられ将来性の高い
デイスプレィである。このＬＣＤの駆動方式として、単
純マトリスクス駆動方式やアクティブマトリクス駆動方
式があり、このうちアクティブマトリクス駆動方式は各
画素ごとにスイッチ素子を配設して各画素を独立的に駆
動制御するものである。したがって各画素ごとに１００
％近いデユーティ比で駆動でき、画素のコントラスト比
が大きく取ることが可能である。

スイッチ素子としてアモルファスシリコンを用いた薄膜
トランジスタ（ＴＰＴ）形は大面積化が可能であり、し
かも低コストで製作できることから有望視され、多くの
研究がなされている。アモルファスシリコンを用いた薄
膜トランジスタ（ＴＰＴ）形デイスプレィの特徴として
は大面積化が可能であること、比較的低温プロセス（３
００°Ｃ前後）で製作できることから安価なガラス基板
が使用可能であること、連続的な成膜により膜外面の清
浄性が保たれることなどが挙げられる。

以上のことから駆動方式としてアクティブマトリクス駆
動方式を採用し、アモルファスシリコンを用いた薄膜ト
ランジスタ（ＴＰＴ）形デイスプレィは今後のニューメ
ディア用のデイスプレィ候補としてその発展が期待され
ている。

次に、上記ＴＦＴ形デビデイスプレイいられる従来のＴ
ＰＴパネルを第５図に示す。このＴＰＴパネルは、概略
ガラス基板上に多数の画素電極１１がマトリクス状に配
設され、これらの画素電極１１には各画素を駆動するた
めスイッチ素子としてＴＦＴ１２が１個配設されている
。ガラス基板上にはゲートライン２０とドレインライン
２１がそれぞれ縦横にバターニングされ、このドレイン
ライン２１の所定箇所にはドレイン電極１４が延設形成
され、また、ゲートライン２ｏの所定箇所がゲート電極
１３となっている。このゲート電極１３上面には半導体
層１５が積層形成されている。この半導体層１５にはド
レイン電極１４が接続されており、半導体層１５を挟ん
でドレイン電極１４の対向位置にはソース電極１７が形
成され、ソース電極１７は画素電極１１に接続されてい
る。

上記した方式による特徴としては表示面内の各画素をＴ
ＰＴによって独立的に駆動制御できることから画素間に
クロストークのない高いコントラスト比の表示が得られ
るというところにある。

このようなＴＰＴパネルがＬＣＤに適用された場合、各
ＴＦＴＬこよって各画素を駆動する方式のデイスプレィ
となり、デイスプレィの面積あるいは画素数が増大する
につれてＴＰＴの欠陥が増大する。あるいは配線の断線
が起きたり、配線のショートなどによる表示不良が急増
し、スイッチ素子作成の歩留まりが著しく低下する。通
常ＴＰＴパネルにおいては対角５インチ以上のガラス基
板にスイッチ素子としてのＴＰＴを１０万個以上形成す
るが、このうちわずかのＴＰＴの不良に基づく表示欠陥
が存在しても、人間の目には常時点灯または常時非点灯
として認識されるため、デイスプレィとしては十分な表
示機能を達成することが不可能となってしまう。従って
、ＴＰＴはすべて欠陥なく作製される必要がある。

しかしながら、パネル作製工程において、ＴＰＴの欠陥
および電気特性のバラツキをなくすことは困難であり、
そのためＴＰＴパネルの歩留まりが悪いという結果が生
じている。

そこで、このような問題を解決する手段として、従来、
一画素に対し複数個のＴＰＴを配置することが提案され
ている。この種のＴＰＴとしては例えば第６図に示すよ
うなものがある。このＴＰＴはチャンネルが複数分割、
ここでは二分割されており、２個のＴＦＴ１８が配置さ
れた構成となっている。従って、一方のＴＰＴに欠陥が
生じて作動しなくなっても、他方のＴＰＴにより画素に
電圧を印加することができる。

明が解決しようとする課題 しかしながら、上記したような分割形のＴＰＴの欠陥救
済は、１画素に複数個、例えばｎ個のＴＰＴを配置して
いる場合、１個のＴＰＴに欠陥が生じると、画素に印加
される電圧が１／ｎ減少する。従って、１画素に２個の
ＴＰＴを配置している場合（ｎ＝２）、そのうちの１個
に欠陥があると画素電流は１／２に減少してしまう。

また、分割形のＴＰＴはチャンネルが単に分割されただ
けであるので、各ＴＰＴは近接しており、ゴミなどが付
着すると近接した複数のＴＰＴに欠陥が生じてしまい、
欠陥救済が働かないという欠点があった。例えば、第６
図においてＣの箇所に断線が生じた場合、ソース電極１
７は２個とも作動しない。

そこで、本発明は、付着物によるＴＰＴの欠陥が生じに
くく、たとえＴＰＴに欠陥生じても画像の欠陥としては
認識されることの少ないＴＰＴパネルを提供することを
目的としている。

課題を解　するための 上記した課題を解決するため、本発明は、基板上に画素
電極がマトリクス状に配設されているとともに、前記各
画素を駆動するためのスイッチ素子として薄膜トランジ
スタが配設された薄膜トランジスタパネルにおいて、薄
膜トランジスタを構成する半導体層がドレイン電極側ま
たはソース電極側において複数個に分割されていること
を特徴としている。

一作一一」− 本発明におけるＴＰＴパネルは、ＴＰＴを構成する半導
体層がドレイン電極側またはソース電極側において複数
個に分割されており、分割された電極側と分割されてい
ない電極側との間に分割された個数分だけの電流の流れ
が生じ、分割された個数分のＴＰＴが存在することにな
る。

この場合、分割された半導体層を互いに離れた位置に配
置させることができ、半導体層の分割部分やこれらと接
続されるドレイン電極またはソース電極にゴミなどが付
着して欠陥が生じても、他の半導体層やこれらに接続さ
れたドレイン電極またはソース電極には正常に電流が流
れ、ＴＰＴとして機能する。

また、半導体層を分割して形成された複数個のＴＰＴに
ついてチャンネル抵抗の等価回路についてみると、分割
部分は抵抗を並列に接続したものに等しい。他方、半導
体層が分割されていない部分も１つの抵抗として働く。

従って、複数個のＴＰＴのチャンネルの等価回路は並列
回路に１個の抵抗を直列に接続したものと同じになる。

この場合、半導体層をｎ個に分割したとすると、並列回
路の抵抗はＲ／ｎになる。直列に接続する抵抗なＲ／ｎ
とするとＴＰＴ全体の合成抵抗Ｒ８は２Ｒ／ｎになる。

今、分割部分の１箇所に欠陥があるとすると、並列回路
の抵抗は（ｎ−１１個となり、その抵抗はＲ／（ｎ−１
１となる。従って、合成抵抗Ｒ８はとなる。

例えばｎ＝２のとき合成抵抗は　（３７２１Ｒとなり、
半導体の分割部分に欠陥がない場合の合成抵抗Ｒより（
１／２１　Ｒのみ大きくなる。ドレイン・ソース間の電
圧な■、電流をＩＤ８とすると、１ｏｓ＝Ｖ／Ｒｅの関
係がなりたつ。ｎ＝＝２のとき半導体の分割部分に欠陥
がない場合には ＩＤ、＝Ｖ／Ｒとなり、１箇所に欠陥がある場合にはＩ
　Ｄ、＝　（２／３１　Ｒとなり欠陥がない場合に比べ
１７３のＩｏｓが減少する。

（１）式から、ｎが太き（なるほど欠陥が存在する場合
のＲｏは小さくなるので、逆に工。、は大きくなり、従
って、ＩＤＳの減少量も小さくなる。

−１−族一呵一 本発明にかかるＴＰＴパネルの実施例を図面に基づいて
説明する。

第１図はＴＰＴの半導体層が２分割された場合のＴＰＴ
パネルの実施例を示している。図中、ガラス基板上に多
数の画素電極３１がマトリクス状に配設され、これらの
画素電極３１を駆動するため、スイッチ素子としてＴＦ
Ｔ３２およびＴＦＴ３３が配設されている。また、各画
素電極３１間にはゲートライン４４が横方向に、ドレイ
ンライン４５が縦方向にそれぞれ形成されており、ゲー
トライン４４の所定箇所にゲート電極３４が形成され、
ドレインライン４５の所定箇所にドレイン電極３５が延
設形成されている。そして、ＴＦＴ３２とＴＦＴ３３の
半導体層４３は、ソース電極３８側において一体となっ
ており、この半導体層の一体部分４２がドレイン電極３
５側およびドレイン電極４７側において２分割されて半
導体層３６および半導体層３７となっている。そして半
導体層３６はドレイン電極３５に接続され、半導体層３
７はドレイン電極４７に接続されており、半導体層４３
の一体部分４２はソース電極３８に接続されている。こ
のソース電極３８は画素電極３１に接続されている。

ＴＦＴ３２とＴＦＴ３３は独立した２個のＴＰＴと同様
の機能を有し互いに欠陥救済用ＴＰＴとして働く。それ
ぞれのチャンネル、すなわち半導体層３６、半導体層３
７および半導体層の一体部分４２で電荷が主として流れ
る箇所は、第１図においてＴＦＴ３２が下から上へ（Ａ
−Ａ線）流れる箇所であり、ＴＰＴ３３は左から右へ（
Ｂ−Ｂ＆９１）流れる箇所であや。すなわちＴＦＴ３２
とＴＦＴ３３のチャンネルは、ドレイン電極側では分離
しているが、ソース電極側すなわち画素電極側では一部
共通しておりＴＦＴ３２とＴＦＴ３３のドレイン・ソー
ス間電流Ｉ　ｎｓは合流することとなる。

次に、上記したＴＰＴパネルにおけるＴＦＴ３２および
ＴＦＴ３３の断面構造を第２図に示す。第２図に示す断
面図は、第１図のＡ−Ａ断面およびＢ−Ｂ断面を示すも
のであり、ＴＦＴ３２およびＴＦＴ３３の構造を示して
いる。尚、ＴＦＴ３２およびＴＦＴ３３は同一構造であ
るが必ずしも形状が同一である必要はない。図中、ガラ
ス基板３９の上に画素電極３１が形成されており、左右
の画素電極３１の間にゲート電極３４がパタニングされ
ている。ゲート電極３４の上面にはゲート絶縁膜４０、
さらには半導体層３６．３７．４２および保護層４１が
積層形成されている。

ゲート絶縁膜４０と半導体層３６．３７．４２の積層の
上面の一部および、側面には保護層４１が形成されてい
る。さらに、図中において中央の保護層４１を挟んで右
側にソース電極３８が左側にドレイン電極３５が積層形
成されている。また、ソース電極３８には画素電極３１
が接続されている。

各積層について説明すると、画素電極３１は例えば酸化
インジウム、酸化錫などの透明電極が用いられる。ゲー
ト電極３４には例えばクロム、タンタル、モリブデンな
どの金属が用いられる。ドレイン電極３５およびソース
電極３８には例えばアルミニウムなどの低抵抗金属が用
いられる。

半導体層３６、半導体層３７および半導体層の一体部分
４２には例えば水素化非晶質シリコンや多結晶シリコン
などが用いられる。ゲート絶縁膜４０には例えば窒化シ
リコン、酸化シリコンなどが用いられる。保護層４１に
は例えば窒化シリコンなどが用いられる。

次に第１図、第２図に示された本実施例のＴＰＴパネル
におけるチャンネル抵抗について説明する。第３図はＴ
ＦＴ３２およびＴＦＴ３３を組み合わせたもののチャン
ネル抵抗の等価回路を示している。第３図（ａ）におい
て、２個の抵抗Ｒの並列回路の部分は半導体層３６およ
び半導体層３７に相当し、抵抗Ｒ／２は半導体層の一体
部分４２に相当する。従って、この等価回路の合成抵抗
Ｒ８はＲとなる。

次に、第３図（ｂ）はＴＦＴ３２またはＴＦＴ３３に欠
陥が発生した場合の等価回路を示している。この回路の
合成抵抗Ｒ８は　（３／２Ｊ　Ｒとなる。

第３図（ａ）（ｂ）の等価回路に流れる電流を比較する
と、ＴＦＴ３２およびＴＦＴ３３に欠陥がない（ａ）の
場合は１．ｇ＝Ｖ／Ｒとなり、ＴＰＴ３２、ＴＰＴ３３
のいずれかに欠陥がある場合は■、８＝　［２／３Ｌ（
Ｖ／Ｒ１となる。従って、欠陥発生時の■ａｓの減少は
チャンネルが一部共通になっていることにより　３／ｌ
にとどまる。このことから、従来の２分割形のＴＦＴ１
８が欠陥発生時には正常時の１７２にまで減少していた
のに比べて■Ｄ１１の減少量は少ない。従って、ＴＦＴ
３２、ＴＦＴ３３のいずれかに欠陥が生じても画像のコ
ントラスト比の低下は少ないので、欠陥として認識され
にくい。

また、第１図に示すように半導体層３６と半導体層３７
は互いに分離された配置となっているので、ゴミなどの
付着物が例えばＤで示す箇所に付着してドレイン電極３
５が断線しＴＦＴ３２が作動しなくなっても、ＴＰＴ３
３が作動する。従って、ＴＦＴ３３はＴＦＴ３２の欠陥
救済用として働き、ＴＦＴ３２およびＴＦＴ３３がとも
に欠陥を生じる確率は小さい。

次に、上記したＴＰＴパネルの製造方法を第４図に基づ
いて説明する。

まず、ガラス基板３９を十分洗浄してからエツチング加
工を施して酸化インジウムまたは酸化錫の画素電極３１
を厚さ１１００ｎで形成する（同図（ａ））。

次に、ガラス基板３９上にエツチング加工を施してクロ
ムなどのゲート電極３４を幅１６μｍ。

厚さ１５０ｎｍで形成する（同図（ｂ））次に、プラズ
マＣＶＤ装置を用いて酸化シリコン、窒化シリコンなど
のゲート絶縁膜４０を厚さ３００ｎｍで形成し、エツチ
ング加工を施こす（同図（Ｃ））。

次に同装置を用いて非晶質シリコンなどからなる半導体
層３６、半導体層３７および半導体層の一体部分４２を
厚さゲートライン２００ｎｍで形成し、エツチング加工
を施す（同図（ｄ））。

次に同装置を用いて窒化シリコン、酸化シリコンなどの
保護層４１を厚さ３００ｎｍで形成し、エツチング加工
を施す（同図（ｅ））。

最後に、真空蒸着装置を用いてアルミニウムなどからな
るドレイン電極３５およびソース電極３８を厚さｌＬＬ
ｍで形成する。

以上子したように、ＴＦＴ３２およびＴＦＴ３３は同時
に形成されるため、その製造プロセスの工程数は薄膜ト
ランジスタが１個の場合と同数で済む。

このようにして作製されたＴＰＴパネルの特性は以下に
示す通りであった。チャンネル幅は１６０μｍ、チャン
ネル長は１６μｍであった。

ソース・ドレイン電圧が５■のとき、ＴＦＴ３２および
ＴＦＴ３３を合成した特性はオン電流工。Ｓが５０ｕＡ
　（ゲート電圧１５■時）、オフ電流（ゲート電圧−５
■時）が１１ｐＡ、しきい値は２■であった。ＴＦＴ３
２の断線時のＴＰＴ３３のみ作動させた場合の特性は、
■Ｄｌｌは３１μＡと、電流の低下は約３割程度であっ
た。また、歩留まりについては、ＴＦＴ３２、ＴＦＴ３
３ともに欠陥となっているものについて、約５％の向上
が見られた。

尚、本実施例はＴＰＴの半導体層のうちドレイン電極側
を分割したが、ソース電極側を分割した場合にも同様の
機能を発揮するのはもちろんである。また、分割数も２
個に限るものではない。また、等価回路の抵抗値も説明
のためのものであり、それらの数値に限られるものでは
ない。

−光班■盈盟− 以上の説明により明らかなように本発明にかかるＴＰＴ
パネルにあっては、ＴＰＴを構成する半導体層がドレイ
ン電極側またはソース電極側において複数個に分割され
ることにより、半導体層の一部が一体で他部が分割され
た形になり、分割数に等しい個数のＴＰＴが形成される
。これらのＴＰＴにおけるチャンネル抵抗の等価回路は
分割部分に相当する並列抵抗に一体部分の抵抗が直列に
接続された形になる。従って、分割部分に相当する複数
個のＴＰＴの一部に欠陥が生じた場合、並列抵抗の抵抗
数が減少して複数個のＴＰＴの合成抵抗の増加量は小さ
く、これに対応してドレイン・ソース電流■、の減少量
も小さく抑えることができる。この結果、画像のコント
ラスト比の低下も小さくなり、ＴＰＴの欠陥が画像の欠
陥として認識されることは少なくなる。

また、半導層の分割部分は離れて配置させることができ
るので、分割部分に相当するＴＰＴの一部に欠陥が生じ
ても他の分割部分のＴＰＴは正常に作動するので欠陥救
済効果が大きい。

以上より、本発明は、ＴＰＴの欠陥が生じにくく、たと
え欠陥が生じても画像の欠陥としては認識されることの
少ないＴＰＴパネルを提供することができる。

【図面の簡単な説明】

第１図は本発明にかかるＴＦＴパネルの一実施例を示す
平面図、第２図は第１図のＡ−Ａ断面およびＢ−Ｂ断面
を示す断面図、第３図はＴＰＴのチャンネル抵抗の等価
回路を示す回路図、第４図はＴＰＴパネルの製造方法の
工程を示す断面図、第５図は従来のＴＰＴパネルを示す
平面図、第６図は従来の欠陥救済を施したＴＰＴパネル
の平面図である。

Claims (1)

【特許請求の範囲】
1. 基板上に画素電極がマトリクス状に配設されているとと
   もに、前記各画素を駆動するためのスイッチ素子として
   薄膜トランジスタが配設された薄膜トランジスタパネル
   において、薄膜トランジスタを構成する半導体層がドレ
   イン電極側またはソース電極側において複数個に分割さ
   れていることを特徴とする薄膜トランジスタパネル。