JPH0219405B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、被測定物の長さに対応する検出信号
を入力して被測定物の長さをデジタル表示するデ
ジタル測定器におけるカウンタ回路の改良に関す
るものである。

近年、測定値をデジタル表示可能なデジタル測
定器が広く利用され、この種のデジタル測定器と
しては特にデジタルダイヤルゲージ、デジタルマ
イクロメータ、デジタルノギスあるいは座標測定
機等が周知である。

これらデジタル測定器は被測定物の長さを被測
定物の長さに対応した電気的検出信号に変換する
検出器を必要とするが、この被測定物の長さに対
応した検出信号を供給する検出としては、光電型
あるいは電磁型等の無接触型検出器が広く用いら
れている。例えば光電型検出器は、固定された発
光ダイオード等から成る発光器とこの発光器から
受けた光電変換するためのフオトトランジスタ等
から成る受光器とを有し、発受光器間に透光性ス
リツトが整列配置されたスケールをスリツトの整
列方向に被測定物の長さに対応した距離だけ移動
させ、スケールの移動により受光器から被測定物
の長さに対応した電気信号を検出するものであ
る。そして、この検出信号はカウンタ回路に供給
されカウンタ回路により測定値のカウントが行な
われる。

しかしながら、先に述べたように、特に光電型
検出器においては、スケールの移動速度が一定で
なく、作業者の手動操作そ他によりスケールの移
動速度が著しく変動し、しばしばスケールが高速
度で移動する場合が生ずる。このような場合にあ
つては、検出器から供給された検出信号にカウン
タ回路が追随できずカウントミスを起こしてしま
うという欠点を有していた。例えば、デジタルダ
イヤルゲージにおいて、スピンンドルが被測定物
に対して自由落下する際にはスピンドルの下降速
度が著しく高速となり、この結果、ロータリエン
コーダ等の検出信号の周波数が増大してカウント
回路のカウントミスが生じるという問題があつ
た。

本発明は上記従来の課題に鑑み為されたもので
あり、その目的は、被測定物の長さに対応する検
出信号が高速度、すなわち高周波となつた場合に
おけるカウントミスが生じないデジタル測定器の
カウンタ回路を提供することにある。

上記目的を達成するために、本発明は、被測定
物の長さに対応する検出信号を入力して被測定物
の長さをデジタル表示するデジタル表示測定器の
カウンタ回路において、 供給された検出信号から細分割パルスを生成す
る細分割回路と、 検出信号から細分割パルスよりピツチの荒い荒
分割パルスを生成する荒分割回路と、 細分割パルスと荒分割パルスとが重ならないよ
う位相差を与える移相器と、 荒分割パルスの間隔より検出信号の速度を検出
し、荒分割パルスと同期して切替わる切替速度信
号を出力する速度検出回路と、 速度検出回路の切替速度信号により、検出信号
の速度が低い場合には細分割パルスを出力し、検
出信号の速度が速い場合には荒分割パルスを出力
する切替回路と、 切替回路の選択出力をカウントするカウンタ
と、 を含むことを特徴とする。

以下図面に基づいて本発明の好適な実施例を説
明する。

第１図には、本発明の好適な実施例が示されて
おり、外部の検出器から被測定物の長さに対応す
る検出信号が供給される分割回路１０は細分割回
路１２と荒分割回路１４とから構成されている。

第２図に示されるように、細分割回路１２は、
供給される検出信号から第１の検出信号を出力す
る第１の位相器１２―１と、第１の検出信号を20
分割する細分割器として20分割回路１２―２とを
含む。

また荒分割回路１４は、前記第１の検出信号と
位相の異なる第２の検出信号を出力する第２の位
相器１４―１と、第２の検出信号を４分割する荒
分割器としての４分割回路１４―２と、を含む。
細分割回路１２にはUP出力端子１２ｕとDOWN
出力１２ｄ端子とが備えられ、荒分割回路１４に
はUP出力端子１４ｕとDOWN出力端子１４ｄと
が備えられている。

選択回路１６は切換回路１８と速度検出回路２
０とから成り、切換回路１８はAND回路１８―
１，１８―２，１８―３，１８―４の４つの
AND回路から成る。AND回路１８―１の一方の
入力には細分割回路１２のUP出力端子１２ｕが
接続され、AND回路１８―２の一方の入力には
DOWN出力端子１２ｄが接続されており、又、
AND回路１８―３の一方の入力には荒分割回路
１４のUP出力端子１４ｕが接続され、AND回路
１８―４の一方の入力にはDOWN出力端子１４
ｄが接続されている。

速度検出回路２０にはOR回路２２が設けら
れ、その２つの入力は荒分割回路１４のUP出力
端子１４ｕとDOWN出力端子１４ｄとにそれぞ
れ接続されている。OR回路２２の出力はAND回
路２４を介して切換速度信号発生器を形成するワ
ンシヨツト回路２６に供給されており、ワンシヨ
ツト回路２６のＱ出力はOR回路２２の出力が一
方の入力に供給されているAND回路２８の他方
の入力に供給されており、ワンシヨツト回路２６
の出力はOR回路２２の出力が一方の入力に供
給されているAND回路３０の他方の入力に供給
されている。

AND回路２８の出力はフリツプフロツプ回路
３２のセツト入力（図中Ｓ）に供給され、AND
回路３０の出力はフリツプフロツプ回路３２のリ
セツト入力（図中Ｒ）に供給されている。フリツ
プフロツプ回路３２のＱ出力は一方の入力にそれ
ぞれ荒分割回路１４の出力が供給されている
AND回路１８―３とAND回路１８―４の他方の
入力にそれぞれ供給されている。一方、フリツプ
フロツプ回路３２の出力は一方の入力にそれぞ
れ細分割回路１２の出力が供給されているAND
回路１８―１とAND回路１８―２の他方の入力
にそれぞれ供給されている。

AND回路１８―１の出力はカウンタ３４の初
段に設けられた５進カウンタ３６のUPカウンタ
入力に供給されており、AND回路１８―２の出
力は５進カウンタ３６のDOWNカウンタ入力に
供給されている。５進カウンタ３６のUP出力は
OR回路３８の一方の入力に供給されており、５
進カウンタ３６のDOWN出力はOR回路４０の一
方の入力に供給されている。OR回路３８の他方
の入力にはAND回路１８―３の出力が供給され
ており、OR回路４０の他方の入力にはAND回路
１８―４の出力が供給されている。

OR回路３８の出力は２段目カウンタの２進カ
ウンタ４２のUPカウンタ入力に供給されており、
OR回路４０の出力は２進カウンタ４２のDOWN
カウンタ入力に供給れている。２進カウンタ４２
の出力は３段目カウンタの10進カウンタ４４に供
給されている。

本発明の好適な実施例は以上の構成から成り、
以下その作用を第３図、第４図に示されたタイム
チヤート図を参照しながら説明する。

第３図には、外部の検出器から一定速度、すな
ち一定周波数の検出信号が供給された場合の、特
に光電型検出器の場合にあつては前述したスケー
ルが等速度で移動している場合の、細分割回路１
２の分割出力波形１００と荒分割回路１４の分割
出力波形２００とが示されている。

波形１００における最初のパルス１００―１と
波形２００における最初のパルス２００―１とは
細分割回路１２及び荒分割回路１４に設けられた
移相器１２―１，１４―１により位相を異にし、
後に続く波形１００と波形２００の他のパルスは
同時に発生することがない。このことは以下に述
べる第４図においても同様であり、これにより分
割出力が重複しないので切換時のミスカウントを
有効に防止することができる。

第４図には、検出器から供給された検出信号の
周波数が一定でない場合の各部信号波形が示され
ている。

外部の検出器から検出信号が分割回路１０に供
給されると、分割回路１０により細分割回路１２
の端子１２ｕから波形１０２の信号がAND回路
１８―１に供給され端子１２ｄから波形１０４の
信号がAND回路１８―２に供給されている。そ
して荒分割回路１４の端子１４ｕから波形２０２
の信号がAND回路１８―３に、端子１４ｄから
波形２０４の信号がAND回路１８―４に供給さ
れている。

一方、荒分割回路１４の波形２０２，２０４に
示される分割信号はOR回路２２・AND回路２４
を介してワンシヨツト回路２６に供給されてお
り、これによりワンシヨツト回路２６のＱ出力は
波形２０６にて示される信号となり、出力は波
形２０８にて示される信号となる。すなわちワン
シヨツト回路２６のＱ出力は荒分割回路１４から
供給された波形２０４・２０２のどちらか一方の
分割出力パルスがあつた場合にオン状態となり
（図中２０６―１・２０６―５）、一定時間経過し
た後にオフとなる（図中２０６―２・２０６―
６）。しかしながらワンシヨツト回路２６のＱ出
力がオンした状態で次のパルスが荒分割回路１４
の出力端子１４―ｕか１４―ｄのいずれか一方か
ら分割出力されると、そのままオンした状態とな
る（図中２０６―３・２０６―７）又、ワンシヨ
ツト回路２６の出力はＱ出力とは逆の波形２０
８に示される信号となる。ワンシヨツト回路２６
のＱ及び出力がAND回路２８とAND回路３０
とに供給されると両AND回路２８，３０にはOR
回路２２を介して荒分割回路１４の分割出力が供
給されているので、フリツプフロツプ３２のセツ
ト入力には波形２１０の信号が与えられ、リセツ
ト入力には波形２１２の信号が与えられている。
この結果、フリツプフロツプ３２のＱ出力と出
力はそれぞれ波形２１４と波形２１６にて表わさ
れる信号となり、速度検出回路２０の速度検出信
号２１４，２１６が得られることとなり、速度検
出回路２０の速度検出信号が供給される切換回路
１６により検出器から供給された速度が低いとき
は細分割回路１２の分割出力が選択され速度が高
いときは荒分割回路の分割出力が選択される。

フリツプフロツプ３２の出力はAND回路１
８―１及び１８―２のそれぞれの一方の入力に供
給されており、AND回路１８―１，１８―２の
他方の入力には細分割回路１２のUP出力と
DOWN出力とが供給されているので、AND回路
１８―１の出力信号は波形１０６に示す信号とな
り、AND回路１８―２の出力信号は波形１０８
に示す信号となる。

したがつて、細分割回路１２の分動出力信号の
周波数が低いうちはAND回路１８―１，１８―
２を介して波形１０６，１０８に示すように細分
割回路１２の分割出力がカウンタ３４の５進カウ
ンタ３６に供給される。次に、５進カウンタ３６
の出力は、OR回路３８，４０を介し、波形３０
０，３０２に示すように、２進カウンタ４２に供
給され、そして波形４００，４０２に示すように
２進カウンタ４２のカウンタ出力が10進カウンタ
４４に供給され、以上により被測定物の長さを表
示することができる。又、細分割回路１２の分割
出力の周波数が高くなると、フリツプフロツプ回
路３２の出力がオフとなりAND回路１８―１
及びAND回路１８―２によりカウンタ３４には
細分割回路１２の分割出力は供給されず、このと
き、Ｑ出力がオンとなり、AND回路１８―３，
１８―４の出力がオンとなつて荒分割回路１４の
出力がOR回路３８，４０にそれぞれ供給され、
２進カウンタ４２と10進カウンタ４４により被測
定物の長さを表示することができる。

以上の結果、カウンタ３４は、外部の検出器か
らの検出信号の周波数が低いとき、すなわち、低
速測定時には、細分割回路１２の分割出力を
AND回路１８―１，１８―２を介して５進カウ
ンタ３６、２進カウンタ４２、10進カウンタ４４
によりカウントする。また、検出信号の周波数が
高いとき、すなわち高速測定時には、分割倍率が
低い荒分割回路１４の分割出力をAND回路１８
―３，１８―４とオア回路３８，４０とを介して
カウンタ３４の初段の５進カウンタ３６を介さず
に２段目と３段目の２進カウンタ４２、10進カウ
ンタ４４とに入力してカウントを行う。

また、本発明によれば、20分割回路１２―２及
び４分割回路１４―２前段に位相の異なる検出信
号を出力する第１の移相器１２―１及び第２の移
相器１４―１を設けているため、これら20分割回
路及び４分割回路１４―２からは分割出力パルス
が重複したタイミングで出力されることはない。

従つて、ワンシヨツト回路２６のＱ出力が切替
わる際、すなわちワンシヨツト回路２６から切替
速度信号が出力されると同時に、高速測定から低
速測定又は低速測定から高速測定へ切替わること
ができ、特に低速測定から高速測定時、の切替え
を、カウンタ３４のミスカウントを引き起すこと
なく、切替速度信号の出力と同時に行うことが可
能となる。

更に、本発明においては、検出信号の速度検出
を荒分割パルスを用いて行い、かつカウンタ３４
へ入力するパルスの切替えは荒分割パルスに同期
して行つている。一方、荒分割パルスと細分割パ
ルスは１つの検出信号を分割して得たものであ
り、そのパルス数は１対５に完全に対応してい
る。

そこで、５進カウンタ３６における細分割パル
スのカウント値が同一の値の時に切替えが行われ
ることになり、細分割パルスのカウントから荒分
割パルスのカウントに移り、その後細分割パルス
のカウントに戻つた場合にも常に正確なカウント
を行うことができる。

これに対し、細分割パルスを用いて検出信号の
速度検出を行うと、５進カウンタ３６における細
分割パルスのカウント値が同一の値の時に切替え
が行われるとは限らない。このため、細分割パル
スのカウントから荒分割パルスのカウンタに切替
わつた時点の５進カウンタ３６のカウント値と、
荒分割パルスのカウントから細分割パルスのカウ
ントに戻つた時点における５進カウンタ３６にお
けるカウント値が異なつていた場合には、正確な
カウントを行うことができない。

また、このようなカウントミスを防止するため
に、細分割パルスの個数に対し一定の対応を持つ
切替タイミング信号を別の手段によつて発生し、
この切替タイミング信号によつてカウントするパ
ルスの切替え時点を一定のものとすることも考え
られる。しかし、この方法では、切替タイミング
信号を発生するために特別の発生手段が必要とな
り、装置が複雑となつてしまうという問題点があ
る。

本発明によれば、高速測定時にカウントする荒
分割パルスを用いて検出信号の速度検出を行うと
ともに、荒分割パルスに同期して荒分割パルスと
細分割パルスの切替えを行うため、他に特別な手
段を設けることなく、正確なカウントを行うこと
ができる。

以上説明したように、本発明によれば、検出器
からの信号をカウントするカウント回路におい
て、スケールの移動速度が高く、検出器からの検
出信号の周波数が高くなつたときのカウントミス
をなくすことが可能である。

また、移相器を設けているため、荒分割パルス
と細分割パルスが重複せず、カウントするパルス
の切替え時のカウントミスを防止できる。

さらに、荒分割パルスを用いて検出信号の速度
検出を行うとともに荒分割パルスに同期して切替
えを行うため、他に特別な切替えタインミングの
発生機構などを設けなくても、低速測定から高速
測定への切替えをカウンタのミスカウントを引起
すことなく行うことができ、正確なカウントを行
うことが可能となる。

なお、細分割回路１２と荒分割回路１４との分
割倍率は２・５・10の倍数としてけば論理回路を
組む場合に都合が良いという利点を有する。

【図面の簡単な説明】

第１図は、本発明の好適な実施例を示すブロツ
ク回路図、第２図は、分割回路のブロツク図、第
３図、第４図は、第１図の各部波形図である。 １０……分割回路、１２……細分割回路、１２
ｕ……細分割回路のUP出力端子、１２ｄ……細
分割回路のDOWN出力端子、１４……荒分割回
路、１６……選択回路、１８……切換回路、１８
―１，１８―２，１８―３，１８―４，２４，２
８，３０……AND回路、２０……速度検出回路、
２２，３８，４０……OR回路、２６……ワンシ
ヨツト回路、３２……フリツプフロツプ回路、３
４……カウンタ、３６……５進カウンタ、４２…
…２進カウンタ、４４……10進カウンタ。

Claims (1)

1. 【特許請求の範囲】 １ 被測定物の長さに対応する検出信号を入力し
   て被測定物の長さをデジタル表示するデジタル表
   示測定器のカウンタ回路において、 供給された検出信号から細分割パルスを生成す
   る細分割回路と、 検出信号から細分割パルスよりピツチの荒い荒
   分割パルスを生成する荒分割回路と、 細分割パルスと荒分割パルスとが重ならないよ
   う位相差を与える移相器と、 荒分割パルスの間隔より検出信号の速度を検出
   し、荒分割パルスと同期して切替わる切替速度信
   号を出力する速度検出回路と、 速度検出回路の切替速度信号により、検出信号
   の速度が低い場合には細分割パルスを出力し、検
   出信号の速度が速い場合には荒分割パルスを出力
   する切替回路と、 切替回路の選択出力をカウントするカウンタ
   と、 を含むことを特徴とするデジタル測定器のカウン
   タ回路。 ２ 特許請求の請求の範囲１記載の回路におい
   て、 前記速度検出回路は、 荒分割パルスが入力される毎に一定幅のパルス
   を出力するワンシヨツト回路と、 その一定幅のパルス期間内に荒分割パルスが入
   力されるときには荒分割パルスを選択し、その一
   定幅のパルス期間内に荒分割パルスが入力しない
   ときには細分割パルスを選択する指示を与えるフ
   リツプフロツプ回路と、 を含むことを特徴とするデジタル測定器のカウン
   タ回路。