JPH02194376A - レジスタ・ビツト・スライス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、コンプレックス論理回路のテストに関し、さ
らに詳細には、ビルトイン論理ブロック・オブザーバ（
すなわち、ＢＩＬＢＯ）において使用される再構成可能
なレジスタΦビット・スライスに関する。

〔発明の背景〕

これまで、大規模集積回路における欠陥の有無をテスト
することが必要であった。製造工程によシ生産された全
コンポーネントの一部しか”偵′（す力わち、仕様書の
要件を満たしている）していない場合、欠陥のあるコン
ポーネントから゛合格”コンポーネントヲ何等かの方法
で分離しなければならない。このため、入力の刺激（入
力テスト・パターン）をテスト下にあるデイバイスに供
給し、テスト下にあるデイバイスの出力を、期待される
“合格”結果に比較するというテストが行なわれる。

従来、テスト・パターンの発生は、手により、またはい
くぶんコンピュータの助けをかりて行なわれてきた。し
かし、テストされる回路の設計は、ますます複雑になっ
てきているので、手でテスト・パターンを発生するのに
要するテスト時間は、かなり増大してしまう。

また、高価ではあるが他の手動テスト・ノくターン発生
方法がある。この方法では、それらの回路設計に多くの
シンプルカ設計技術を組み込むことが可能で、それによ
シ実際にテスト特性をより高めながら、テスト・パター
ン発生およびアプリケジョンのコストを低減することが
できる。さらに、テストされるべき回路に、代表的には
外部テスト装置に要求されている多くの能力を組み込む
ことができる。これらビルトイン自己テスト（ＢＩＳＴ
　）技術は、自動テスト装置の要件を大幅に簡単化する
ことができ、しかもかなりコストを節約することができ
る。

しかし、これらテスト能力改善技術およびビルトイン自
己テスト技術は、テストに要するコストの低減から見る
と魅力的であるが、かなυ問題となるような価格である
。大抵のテスト用設計技術は、チップ資源、電力、工１
０ビンに費やされ、またノーマル・オペレーションにお
ける回路の速度特性に衝撃を与える。

ビルトイン自己テストを使用している設計により、実際
の回路設計における入力刺激が発生されかつ回路のレス
ポンスの値が求められる。オン・チップ回路を最小にす
るため、自己テスト・オペレーションの外部シーケンシ
ングが用いられる場合がよくある。また、入力刺激を発
生しかつ回路のレスポンスの値を求めるには、様々な方
法がある。このような方法の１つに、疑似乱数テスト・
パターンを伴なうビルトイン自己テストがある。

テスト目的の論理回路に加えて、テスト・パターン・ジ
ェネレータ、並列記号分析レジスタ、およびシリアル走
査レジスタは、チップ資源および電力を消費する。論理
回路に複数のテスト・コンポーネントを加えるという問
題点は、必要とされている機能を単一レジスタに組み込
むことによシ解決される。このレジスタは、ビルトイン
論理ブロック・オブザーバ（すなわち、ＢＩＬＢＯ）と
して知られている。

様々なモードのオペレーションをザポートするため、各
ＢＩＬＢＯレジスタのビット−スライスは、レジスタを
同期セット、テスト・パターン・ジェネレータ、記号分
析、才たはノーマル（すなわち、パラレル・ロード）動
作モードに再構成するフロント・エンド論理装置を必要
としている。フロント・エンド論理装置の制御入力は、
ＢＩＬＢＯの動作モードを決定するのに使用される。

論理回路のセクションをテストする装置を供給するため
、論理回路のいたるところにＢｒＬＢＯレジスタを配置
することができる。代表的な例では、第１．ＢＩＬＢＯ
レジスタは、テスト・パターン・ジェネレータとして構
成され、第２ＢＩＬＢＯレジスタは、記号分析レジスタ
として構成されている。

テスト・パターン・ジェネレータは、一連のパターンを
論理回路の１セクシヨンに供給され、テスト・パターン
・シーケンスの結果は、記号分析レジスタによりコンパ
クト化される。テスト・バタ−ン・シーケンスが完了す
ると、第２ＢＩＬＢＯレジスタは、シリアル走査レジス
タとして再構成され、コンパクト化された結果は、他の
場所に転送される。

ＢＩＬＢＯレジスタの現在の設計は、論理的に接続され
た複数のビット・スライスから成っている。

ビット・スライスは、ノーマル・モード（すなわち、並
列ロード）で動作している間に、データ入力からメモリ
・デイバイスの入力までの信号路に沿った１つ以上の電
流スイッチを切り換えなければならないフロント・エン
ド論理装置から成っている。この切り換えによシ、ノー
マル動作モードにあるレジスタは、実部１ｉ４Ｊ速度よ
りも遅い速度で実行する。この場合、実時間速度は、フ
ロント・エンド論理ｉｔを有してい々いレジスタがノー
マル・モードにおいて動作する速度と考えられる。

したがって、ノーマル・レジスタ動作に対する速度＠馨
が最も小さいフロント・エンド論理装置を用いることが
望ましい。

本発明は、従来のＢＩＬＢＯレジスタ設計に特有のノー
マル・オペレーションにおける実時間速度動作の問題を
解決している。優れた論理設計技術により、本発明は、
データ入力からメモリ・デイバイスまでの信号路に沿っ
た１つの電流スイッチ（たとえば、双安定マルチパイプ
レーク）を切り換えるＢＩＬＢＯレジスタのビット・ス
ライスにフロント・エンド論理装置を提供する。１つの
電流スイッチの切り換えにより生じた遅延は、２：１マ
ルチプレクサに関連した遅延すなわち約１ゲートの遅延
に等しい。したがって、信号路に沿って１つじか′１棧
流スイッチが存在しないので、ノマル・オペレーション
・モードにおいて、ホホ実時間に近い速度が得られる。

し発明の概要〕 本発明は、ＢＩＬＢＯレジスタにおいて使用される再構
成可能々レジスタのビット・スライスを供給する。更に
詳細には、フロント・エンド論理装置は、データ入力装
置とフロント・エンド論理装置の出力との間の却−電流
スイッチ（たとえば、トランジスタ）を切り換えるよう
供給されている。

したがって、単一電流スイッチの遅延が、再構成可能に
変られた標準シフト・レジスタのノーマル・オペレーシ
ョンに加えられる。

以下、添付の図面に基いて、本発明の実施例（で関し説
明する。

〔実施例〕

第１図は、直列に接続したレジスタ・ビット・スライス
２，４，６，８，１０，１２，１４．１６から成る本発
明のＢＩＬＢＯレジスタ３０を示している。前のビット
・スライスの反転出力は、次のビット・スライスの第２
テータ入力に論理的に接続している。たとえば、ビット
・スライス２０反転出力は、ビット・スライス４のシリ
アル・データ入力に論理的に接続している。さらに１各
ビツト・スライスは、第１データ入力、クロック入力、
入力ＣＴＲＬＩ、入力ＣＴＲＬ２、第２データ出力を有
している。ＢＩＬ］３０レジスタ３０は、ＣＴＲＬ１入
力およびＣＴＲＬ２入力における信号にしたがって、様
々な動作モードで動作する。さらに、ＢＩＬＢＯレジス
タ３０は、入力ＣＴＲＬ３における信号にしたがって、
シリアル走査動作モードせたは自己テスト動作モードを
エネーブルするように、レジスタ・ビット・スライスに
論理的に接続したテスト・パターン発生／シリアル走査
回路１８゜２０．２２．２４を有している。

第２図は、本実施例において使用されるビット・スライ
スの論理レベル回路を示している。ここでは、論理レベ
ル回路は正の論理設計を用いているが、本発明は負の論
理レベル回路でもよいことは、当朶者には明白であろう
。オだ、ビット・スライス４０を第１図のビット・スラ
イス・ブロック２，４．６，８，１０．１２．１４．１
６に挿入して、ＢＩＬＢＯレジスタ３０をフル論理レベ
ル回路にしてもよい。

ビット・スライス４０は、メモリ装置４４の入力に論理
的に接続したフロント・エンド論理装置４２を治してい
る。メモリ装置４４は、バイナリ・データ・ビットを記
憶する装置（たとえば、双安定マルチパイプレークｉｆ
ｃはフリップ・７０ツブ）、出力、クロック入力を有し
２ていることが望ましい。

フロント・エンド論理装置４２は、さらに第１データ入
力装置、第２データ入力装置、制御入力装置、論理装置
を有し、ていることが望捷しい。図示の本実施例におい
て、論理装置は、ＸＯＲゲート５０の入力に論理的に接
続したＯＲゲート４６、ＮＯＲゲート４８を有し７、Ｏ
Ｒゲート４６の入力は、入力ＣＴＲＬ１　　と第１デー
タ入力（すなわち、ＤｌＮ）に論理的に接続１．ている
、ＮＯＲゲート４８の入力は、入力ＣＴＲＬ２　と第２
データ入力（すなわち、５ｌＮ）に論理的に接続してい
ることが望才しい。

フロント・エンド装置Ｎ４２は、第１データ入力（す力
わち、ＤＩＮ）、第２データ入力（すなわち、５ＩＮ）
、入力ＣＴＲＬＩ、入力ＣＴＲＬ２　　の論理関数を備
えている。本実施例において、ビット・スライス４０は
、メモリ装置４４の入力に供給される論理関数の出力に
したがって、検数の動作モードに栴成される。供給され
る論理関数は、次の通りであることが望捷しい。

（Ｄ、Ｎ＋ＣＴＲＬ１）ＸＯＲ（Ｓ、Ｎ＋ＣＴＲＬ２）
本実施例において、この関数の出力は、メモリ装置４４
の入力に供給される。次の表は、メモリ装置４４の入力
に供給されるフロント・エンド論理装置の出力を示して
いる。

１　　　　　０　　　　　０　　　　　１）ＩＮ　Ｘ０
Ｒ８ＩＮ２　　　　　０　　　　　１、　　　　　　Ｄ
、Ｎ３　　　　　１、　　　　　ＯＳ、Ｎ 第１動作モー１゛で動作し、ているピッ［・・スライス
４０は、メモリ装置４４の入力に［：ＤＩＮ　Ｘ　ＯＲ
扁〕の出力を供給することが望寸しい。第２モードで動
作し、でいる場合、ビット・スライス４０は、ＤＩＮに
より受信された論理信号をメモリ装置４４の入力に供給
することが望捷しい。さらに、第３モードで動作１〜で
いる場合、ビット・スライス４０はＮ　　ＳＩＮにより
受信された論理信号をメモリ装ｆｉ４４の入力に供給す
ることが望ましい。最稜に、第４モードで動作している
場合、メモリ装置４４は、論理°真”信月を受信するこ
とが望ましい。

なお、フロント・エンド論理出力の補元をメモリ装置４
４の入力に供給できることは、当業者には明白であろう
。また、他の動作モードを供給するため、他の論理関数
全フロント・エンド論理装置によって供給することがで
きることは、当業者には明白であろう。

第３図は、第２図示のビット・スライス４０のフロント
・エンド論理装置４２のトランジスタ・レベル回路ｃｏ
を示している。フロント・エンド論理装置６０は、電流
モード論理（ｃＭＬ）設計構造を用いている。したがっ
て、代表的には、Ｖｃｃ６２は、＋３．３■に設定され
、ＶＥＥ　１１０は、ＯＶに設定されている。さらに、
ＶＲＩ　７８　は、約Ｖｃｃ　６２−１／２　ＶＢＥ　
（ｏｎ）　−０，７Ｖで、ＶＨ２１０６は、約ＶＲＩ　
７８　　　Ｖ　ｕｐ、　（ｏｎ）である。

ＣＴＲＬＩ　７２とＣＴＲＬ２１００は、論理低”信号
に設定されている場合、フロント・エンド論理装置６０
は、第１動作モードで動作する。したがって、トランジ
スタ７４，８２，１０２は、オフに切り換えられ、ＤＩ
Ｎ６８と５ＩＮ９２　　によシ受信された信号の論理関
数は、出力８８．９０に供給される。本実施例において
、論理関数は、〔Ｄ１ＮＸＯＲ８，Ｎ〕である。

ＤＩＮ６Ｂによυ受信された論理信号が、■Ｒ□７８に
関して論理低”信号であるならば、トランジスタ７０．
８４は、オフに切り換えられ、電流導通路は、トランジ
スタ７６′ｉブ辷は８０を介して形成される。さらに、
トランジスタ９４および電流源９６により電圧レベルが
シフトされた後、５ＩＮ９２により受信された論理信号
が、Ｖ、２１０６に関して論理“低”信号であるならば
、トランジスタ９８はオフに切り換えられ、電流導通路
は、トランジスタ１０４　を介して形成される。したが
って、Ｖｃｃ６２　から■ＥＥ１１０　までの電流路は
、抵抗６４、トランジスタ８０、トランジスタ１０４お
よび電流源１０８　を介して形成される。この電流路に
より、抵抗６４に電圧降下が生じ、その結果、論理”低
”信号が出力９０に供給される。電流源１０８からの全
電流が抵抗６４を通過するので、抵抗ＢＢＫは、電圧降
下は生ぜず、その結果、論理′高”信号が出力８８に供
給される。

しかし、トランジスタ９４および電流源９６により電圧
レベルがシフトされた後、８１Ｎ９２により受信された
論理信号が、ｖＲ２１０６に関して論理”高′信号であ
るならば、トランジスタ１０４はオフに切υ換えられ、
電流導通路は、トランジスタ９８を介して形成される。

したがって、■ｃｃ６２からＶＥＥｌｌｏ　まテノ電流
路は、抵抗６６、トランジスタ７６、トランジスタ９８
および電流源１０８　を介して形成される。この電流路
により、抵抗６６に電圧降下が生じ、その結果、論理“
低”信号が出力８Ｂに供給される。電流源１０Ｂからの
全電流が抵抗６６を通過するので、抵抗６４には電圧降
下は生ぜず、その結果、論理高”信号が出力９０に供給
される。

Ｄ１Ｎ６８によシ受信された論理化上が、■Ｒ１７８に
関して論理゛高″信号であるならば、トランジスタ７６
．８０は、オフに切り換えられ、電流導通路は、トラン
ジスタ７０または８４を介して形成される。さらに、ト
ランジスタ９４およヒ［流源９６によシその電圧レベル
が変えられた後、５ＩＮ９２により受信された論理信号
が、ＶＲ２１０６に関して論理”低”信号であるならば
、トランジスタ９８はオフに切り換えられ、電流導通路
は、トランジスタ１０４　を介しで形成される。したが
って、この電流導通路によシ抵抗６６に電圧降下が生じ
、その結果、論理低”イ盲号が出力８８に供給される。

電流源１０８からの全電流が抵抗６６を通過するので、
抵抗６４には電圧降下は生ぜず、その結果、論理“高“
信号が出力９０に供給される。

トランジスタ９４および電流源９６によυその電圧レベ
ルが変えられた後、５ＩＮ９２によシ受信された論理信
号が、Ｖ、２１０６に関して論理”高”信号であるなら
ば、トランジスタ１０４はオフに切り換えられ、電流導
通路は、トランジスタ９８を介して形成される。したが
って、Ｖｃｃ５２からｖ、、１１０　までの電流路は、
抵抗６４、トランジスタ７０、トランジスタ９８および
電流源１０８を経ている。この電流路により、抵抗６４
に電圧降下が生じ、その結果、論理”低”信号が出力９
０に供給される。電流源１０８からの全電流が抵抗６４
を通過するので、抵抗６６には電圧降下は生ぜず、その
結果、論理高”信号が出力８８に供給される。

ＣＴＲＬ１７２が、論理低”信号に設定され、ＣＴＲＬ
２１０Ｑが、論理ヤ高″信号に設定された場合、フロン
ト・エンド論理装置６０は第２動作モードで動作スる。

したがって、トランジスタ７４．８２は、オフに切り換
えられ、トランジスタ１０２　を介して電流導通路が形
成される。その結果、電流は既にトランジスタｓｓ、１
ｏ２ｏ結合対に流れていて、Ｓ、Ｎ９２に存在する論理
信号に関係なく流れ続けるので、Ｓ、Ｎ９２で受信され
た論理信号電流導通路を変化しない。そのため、ＤＩＮ
６８により受信された論理信号の論理関数は、出力８８
．９０に供給される。この論理関数は、電流導通路に沿
った単一トランジスタ（たとえば、トランジスタγａま
たはγ６）を切り撲えることにより発生される。したが
って、単一トランジスタ（たとえば、電流スイッチ）は
、第２動作モードにおいて、Ｄ□Ｎ６８から出力８８ま
たは９０１での論理信号路に沿ってブリ換える。

ＤＩＮ　６　Ｂにより受信された論理信号が、ｖＲ３７
８に関して論理”低”信号であるならば、トランジスタ
７０．８４は、オフに切り換えられ、電流導通路は、ト
ランジスタ７６または８０を介して形成される。したが
って、Ｖｃｃ　６２からＶＥＥ　１１０までの電流路は
、抵抗６６、トランジスタ７６、トランジスタ９８およ
び電流源１０８を経ている。

この電流髭によム抵抗６６に電圧降下が生じ、その結果
、論理′低“信号が、出力８８に供給される。電流源１
０８からの全電流が抵抗６６を通過するので、抵抗６４
には、電圧降下は生ぜず、その結果、論理高”信号が出
力９０に供給される。

しかし、ＤＩＮ６８によシ受信された論理信号が、■Ｒ
１７８に関して論理”高”信号であるならば、トランジ
スタ７６．８０は、オフに切り換えられ、電流導通路は
トランジスタ７０または８４を介して形成される。した
がって、Ｖｃｃ６２からＶＥＥｌｌｏまでの電流路は、
抵抗６４、トランジスタ７０、トランジスタ１０２およ
び電流源１０８を経ている。この電流路により、抵抗６
４に電圧降下が生じ、その結果、論理”低”化上が出力
９０に供給される。電流源１０８からの全電流が抵抗６
４’を通過するので、抵抗６６には電圧降下は生ぜず、
その結果、論理゛高″信号が出力８８に供給される。

ＣＴＲＬＩ　７２が、論理高”信号に設定妬れ、ＣＴＲ
Ｌ２１００が、論理“低”信号に設定された場合、フロ
ント・エンド論理装置６０は第３動作モードで動作する
。したがって、トランジスタ１０２　はオフに切り換え
られ、トランジスタＴ４または８２を介して電流導通路
が形成される。その結果、電流は既にトランジスタ８２
および８４の他、トランジスタ７０．７４の結合対に流
れていて、Ｄ、、、６８に存在する論理信号に関係なく
流れ続けるので、電流導通路を変化しない。そのため、
５ＩＮ９２の論理信号の論理関数は出力８８゜９０に供
給される。

トランジスタ９４および電流源９６によシその電圧レベ
ルが変えられた後、８１Ｎ９２によシ受信された論理信
号２が、■Ｒ２１０６に関して論理但−”信もである力
らば、トランジスタ９８はオフに切り換えられ、電流導
通路は、トランジスタ１０４を弁して形成される。した
がって、Ｖｃｃ６２からＶＥＥｌｌｏ　　までの電流路
は、抵抗６６、トランジスタ８２、トランジスタ１０４
　および電流源１０８を経ている。この電流路によシ、
抵抗６６に電圧降下が生じ、その結果、論理低”信号が
出力８８に供給される。電流源１０８からの全電流が抵
抗６６を通過するので、抵抗６４には、電圧降下は生ぜ
ず、その結果、論理高”信号が出力９０に供給される。

しかし、トランジスタ９４および電流源９６によりその
電圧レベルが変えられた後、８１Ｎ９２により受信され
た論理信号が、■Ｒ２１０６に関して論理高”化上であ
るならば、ｌ−ランジスタ１０４まオフに切り換えられ
、電流導通路は、トランジスタ９８を介して形成される
。したがって、ｖＣＣ６２からＶＥＥ　１１０までの電
流導通路は、抵抗６４、ｌ−ラフジスタフ４、トランジ
スタ９８および電流源１０８７ｉｌ−経ている。この電
流路によシ、抵抗６４に電圧降下が生じ、その結果、論
理′低”信号が出力９０に供給される。電流源１０８か
らの全電流が抵抗６４を通過するので、抵抗６６には電
圧降下は生ぜず、その結果、論理高”信号が出力８８に
供給される。

ＣＴＲＬＩ　７２とＣＴＲＬ２１００が、論理高”信号
に設定された場合、フロント・エンド論理装置６０は、
第４動作モードで動作する。したがって、電流導通路は
トランジスタ１０２の他、トランジスタ７４または８２
を介して形成される。したがって、Ｖｃｃ６２からＶＥ
Ｅ　１１０までの電流導通路は、抵抗６４、トランジス
タ７４、トランジスタ１０２および電流源１０８を経て
いる。この電流路により、抵抗６４に電圧降下が生じ、
その結果、論理”低”信号が出力９０に供給される。電
流源１０８からの全電流が抵抗６４を通過するので、抵
抗６６には電圧降下は生ぜず、その結果、論理高”信号
が出力８８に供給される。

第４図は、第２図に示したビット・スライス４０のフロ
ント・エンド論理装置４２の別のトランジスタ・レベル
装置１２０を示している。フロント・エンド論理装置１
２０は、エミッタ接続論理（ＥＣＬ）設計構造を用いて
いる。したがって、代表的には、Ｖｃｃ１２２は、０■
に設定され、■ＥＥ１７０は、負の供給電圧に設定され
ている。さらに、Ｖ、□１３８は、約ＶＣｃ１２２−１
／２ｖＢＥ（Ｏｎ）−０，７Ｖで、■Ｒ２１６６は、約
ｖＲ１１３８−■ＲＥ（ｏｎ）である。

ＣＴＲＬＩ　１３２　　とＣＴＲＬ２１６０　が、論理
“低２信号に設定されると、フロント・エンド論理装置
１２０は、第１動作モードで動作する。したがって、ト
ランジスタ１３４，１４２，１６２は、オフに切り換え
られ、Ｄ、Ｎ１２Ｂ　と５ＩＮ１５２によシ受信された
信号の論理関数は、それぞれ論理信号レベル調整装置１
４６．１４７を介して出力１４８゜１５０に供給される
。論理信号レベル調整装置１４６，１４７１ｄ、、ＥＣ
Ｌフロント・エンド論理装置１２０により供給された出
力を、メモリ装置の入力に受け入れられる論理レベルに
調整する。本実施例においては、論理関数は、ＣＤ、Ｎ
Ｘ０Ｒ８ＩＮ　］である。

ＤＩＮ１２８　により受信された論理信号が、■□１１
３８に関して論理“低”化上であるならば、トランジス
タ１３０，１４４は、オフに切り換えられ、電流導通路
は、トランジスタ１３６　または１４０ヲ介して形成さ
れる。さらに、トランジスタ１５４および電流源１５６
によりその電圧レベルを変えた後、８１Ｎ１５２により
受信された論理信号が、■Ｒ２１６６に関して論理”低
”信号である々らば、トランジスタ１５８はオフに切り
換えられ、電流導通路は、トランジスタ１６４　を介し
て形成される。したがって、ｖｃｃ１２２から）ノＥＥ
１７０までの電流路は、抵抗１２４．１−ランジスタ１
４０、トランジスタ１６４　および電流源１６８を経て
いる。

この電流路により、抵抗１２４　に電圧降下が生じ、そ
の結果、論理”低”信号が、論理レベル調整装置１４７
　を介して出力１５０に供給される。電流源１６８から
の全電流が抵抗１２４を通過するので、抵抗１２６　Ｋ
は、電圧降下は生ぜず、その結果、論理”高”信号が論
理レベル調整装置１４６を介して出力１４８に供給され
る。

しかし、トランジスタ１５４および電流源１５６により
電圧レベルを変えた後、５ＩＮ１５２により受信された
論理信号が、■Ｒ２１６６に関して論理”高“信号であ
るならは、トランジスタ１６４はオフに切り換えられ、
電流導通路はトランジスタ１５８　を介して形成される
。したがって、Ｖｃｃ　１２２から■ＥＥ１７０才での
電流路は、抵抗１２６、トランジスタ１３６、トランジ
スタ１５８および電流６Ｇ（１６８を経ている。この電
流路により、抵抗１２６に電圧降下が生じ、その結果、
論理”低”信号が、論理１ノベル訓１整装置１４６を介
して出力１４８　に供給される。電流源１６８からの全
電流が抵抗１２６を通過するので、抵抗１２４には電圧
降下は生ぜず、その結果、論理”高”信号が論理レベル
調整装置１４７　を介して出力９０に供給される。

Ｄ１Ｎ１２８　により受信された論理信号が、■ア。

１３８に関して論理高“信号であるならば、　トランジ
スタ１３６，１４０は、オフに切り換えられ、電流導通
路は、トランジスタ１３０または１４４を介して形成さ
れる。さらに、トランジスタ１５４および電流源１５６
によりその電圧レベルを変えた後、Ｓ、Ｎ１５２によシ
受信された論理信号が、ＶＲ２１６６に関して論理”低
″仏号であるならば、トランジスタ１５８はオフに切り
換えられ、電流導通路は、トランジスタ１６４を介して
形成される。したがって、この電流導通路により抵抗１
２６に電圧降下が生じ、その結果、論理”低”信号が論
理レベル調整装置１４６を介して出力１４Ｂに供給され
る。電流源１６８からの全電流が抵抗１２６を通過する
ので、抵抗１２４には、電圧降下は生ぜず、その結果、
論理”高”信号が論理レベル調軽装置１４７　を介して
出力１５０に供給される。

トランジスタ１５４および電流源１５６により電圧レベ
ルが変えられた後、Ｓ、Ｎｊ５２により受信された論理
信号が■１□１００に関して論理高”信号であるならば
、トランジスタ１６４　はオフに切り換えられ、電流導
通路は、トランジスタ１５８を介して形成される。した
がって、Ｖｃｃ１２２がら■ＥＥ１７０までの電流路は
、抵抗１２４、トランジスタ１３０、トランジスタ１５
ＢおよびＥｉ源１６８を経ている。この電流＃によシ、
抵抗１２４ＫＮ圧降下が生じ、その結果、論理゛低２信
号が、論理レベル調整装Ｒ１４７を介して出力１５０に
供給される。電流源１６８からの全電流が抵抗１２４を
通過するので、抵抗１２６には、電圧降下は生ぜず、そ
の結果、論理“高″信号が論理レベル調整装置１４６　
を介して出力１４８に供給される。

ＣＴＲＬＩ　１３２が論理“イ氏−信号に設定され、Ｃ
ＴＲＬ２１６０が論理“高”信号に設定された場合、フ
ロント・エンド論理装置１２０　は第２動作モー　ドで
動作する。したがって、トランジスタ１３４．１４２　
は、オフに切り換えられ、トランジスタ１６２　を介１
−で電流導通路が形成される。その結果、電流は既にト
ランジスタ１５８，１６２の結合対に流れていて、Ｓ、
Ｎ１５２に存在する論理信号に関係なく流れ続けるので
、５ＩＮ１５２で受信された論理信号電流導通路を変イ
ヒしない。そのため、Ｄ、Ｎ１２Ｂ　により受信された
論理信号の論理関数は、出力１４８，１５０　に供給さ
れる。この論理関数は、電流導通路に沿った単一トラン
ジスタ（たとえば、トランジスタ１３０　または１３６
）を切り換えることにより発生される。したがって、単
一トランジスタ（たとえば電流スイッチ）は、第２動作
モードにおいてり、Ｎ１２８から論理レベル調整装置１
４６または１４７　までの論理信号路に沿って切り換え
る。

ＤＩＮ１２８により受信された論理信号が、ＶＲ１１３
８に関して論理′低′”信号であるならば、トランジス
タ１３０または１４４は、オフに切り換えら扛、電流導
通路は、トランジスタ１３６，１４０を介して形成され
る。したがって、Ｖｃｃ１２２からＶＥＥ１７０壕での
電流路は、抵抗１２６、　トランジスタ１３６、）ラン
ジスタ１６２および電流源１６８を経ている。この電流
路により抵抗１２６に電圧降下が生じ、その結果、論理
”低“信号が、論理レベル調整装置１４６を介して出力
１４８に供給される。電流源１６８からの全電流が抵抗
１２６を通過するので、抵ｐｉ：　１２４　には電圧降
下は生ぜず、その結果、論理高”信号が論理レベル調整
装置１４７を介してＬＢＢ１２Ｏ３供給される。

しかし、Ｄ、Ｎ１２８　によシ受イムされたｄ−理信号
が、Ｖ、、１３８　に関し、て論理”窩”信号であるな
らば、ｌ−ランジスタ１３６，１４０　は、オフに切り
換えられ、電流導通路は、トランジスタ１３０，１４４
を介して形成される。したがって、Ｖｃｃ１２２　　か
ら■ＥＦ、１７０までの電流路は、抵抗１２４、　トラ
ンジスタ１３０、トランジスタ１６２および電流源１６
８　を経ている。この；電流路によシ抵抗１２４に電圧
降下が生じ、その結果、論理低”信号が、論理レベル調
整装置１４７を介して出力１５０　に供給される。電流
源１６８からの全電流が抵抗１２４を通過するので、抵
抗１２６　Ｋは電圧降下は生ぜず、その結果、論理“高
”信号が論理レベル調整装置１４６を介して出力１４８
に供給される。

ＣＴＲＬｌ、１３２が論理”高”信号に設定され、ＣＴ
ＲＬ２１６０が論理′低”信号に設定された場合、フロ
ント・エンド論理装置１２０は第３動作モードで動作す
る。したがって、トランジスタ１６２はオフに切り換え
られ、トランジスタ１３４または１４２を介して電流導
通路が形成される。

その結果、電流は既にトランジスタ１４２および１４４
の他、トランジスタ１３０，１３４　の結合対に流れて
いて、Ｄｒｒｉ１２Ｂに存在する論理信号に関係なく流
れ続けるので、電流導通路を変化しない。そのため、Ｓ
、Ｎ１５２　の論理信号の論理関数は、論理レベル調整
装置１４６，１４７　を介して出力１４８，１５０　に
供給される。

］・ラランジメタ１５および電流源１５６によりその電
圧レベルを変えた後、８１Ｎ１５２によシ受信された論
理信号がｖＲ２１６６に関し２て論理“低”信号である
ならば、トランジスタ１５８はオフに切り換えられ、電
流導通路は、トランジスタ１６４を介して形成される。

したがって、Ｖｃｃ１２２　から■ＥＥ　１７０　まで
の電流路は、抵抗１２６、トランジスタ１４２、トラン
ジスタ１６４および電流源１６８を経ている。この電流
路により、抵抗１２６に電圧降下が生じ、その結果、論
理”低”信号が、論理レベル調整装置１４６を介して出
力１４Ｂに供給される。電流源１６８からの全電流が抵
抗１２６を通過するので、抵抗１２４　には電圧降下は
生ぜず、その結果、論理高”信号が論理レベル調整装置
１４７を介して出力１５０に供給される。

しかし、トランジスタ１５４　および電流源１５６によ
シその電圧レベルを変えた後、５ＩＮ１５２により受信
された論理信号が、ＶＲ２１６６Ｋ関して論理゛高′信
号であるならば、トランジスタ１６４けオフに切り換え
られ、電流導通路はｌ・ランジスタ１５８を介して形成
される。したがって、■ｃｃ１２２からＶＥｇ１７０′
、１：での電流導通路は、抵抗１２４、トランジスタ１
３４、トランジスタ１５８および電流源１６８を経てい
る。との電流、路によシ、抵抗１２４に電圧降下が生じ
、その結果、論理低”信号が、論理レベル調整装置１４
７を介して出力１５０　に供給される。電流源１６８か
らの全電流が抵抗１２４を通過するので、抵抗１２６に
は電圧降下は生ぜず、その結果、論理”高”信号が論理
レベル調整装置１４６　を介して出力１４８に供給され
る。

ＣＴＲＬＩ　１３２　とＣＴＲＬ２１６０が、論理高“
信号に設定された場合、フロント・エンド論理装置１２
０は、第４動作モードで動作する。したがって、電流導
通路はトランジスタ１６２の他、トランジスタ１３４　
または　１４２を介して形成される。したがって、Ｖｃ
ｃ１２２　からＶＥＥ１７０までの電流導通路は、抵抗
１２４、トランジスタ１３４、トランジスタ１６２およ
び電流源１６８を経ている。この電流路により、抵抗１
２４　に電、圧降下が住じ、その結果、論理低”信号が
、論理レベル調整装置１４７を介して出力１５０に供給
される。

１Ｇ；流源１６８からの全電流が抵抗１２４を通過する
ので、抵抗１２６には、電圧降下は生ぜず、その結果、
論理”高″信号が論理レベル調整装置１４６　を介して
出力１４８に供給される。

第５図は、第２図に示されているビット・スライス４０
のトランジスタ・レベル装置１８０の別の実施例を示し
ている。フロント・エンド論理装置６０は、第２図のフ
ロント・エンド論理装置４２に対応している。さらに、
メモリ装置１８０は、第２図のメモリ装置４４に対応し
ている。メモリ装置１８０は、ＣＭＬ設計構造を用いて
いるマスタースレーブ・フリラフ拳フロップである。

なお、本発明は、本発明の思想から離れることなく様々
に改変し得ることは、画業者には明白であろう。また、
本発明は、本発明の実施例において示された特定の状況
に限定されず、様々に改変し得る。

本発明の実施例において、特定の論理構成や電気的構成
が示されているが、同様の結果を得るのに、図示されて
いる特定の構成の代りに一般的な論理装置やまたは電子
装置を使用することができることは、当業者には明白で
あろう。たとえば、幅広い用途を得るには、ＣＭ、Ｌ　
またはＥＣＬ設計構造が一般には望ましいが、他の設計
構造を使用することにより、前述したような電子装置お
よび論理装置を使用することもできる。また、ここでは
正の論理規定を使用しているが、負の論理規定を使用し
てもよいことは、当業者には明白であろう。さらに、本
発明の詳細な説明するため、ここに示されたシステムの
動作に必要な特定の論理素子およびそれに伴なう条件が
示されてきたが、本発明の思想から離れることなく、た
とえば、ＮＯＲ形論理装置の代シにＮ　ＡＮＤ形論理装
置を使用するなど、ここで述べられている装置に類似し
た論理装置を使用することもできる。

以上のように、本発明について、実施例に関連して説明
してきたが、本発明は様々に改変し得ることは、当業者
には明白であろう。

【図面の簡単な説明】

第１図は、本発明のビット・スライスを使用しているＢ
ｒＬＢＯレジスタを示した論理レベル図、第２図は、本
発明のビットΦスライスを使用した論理レベル図、第３
図は、ＣＭＬ設計構造を用いている本発明のフロント・
エンド論理装置を示したトランジスタ・レベル図、第４
図は、ＥＣＬ　設計構造を用いている本発明のフロント
・エンド論理装置および論理レベル調整装置を示したト
ランジスタ・レベル図、第５図は、ＣＭＬ設計構造を用
いている本発明のビット・スライスを示したトランジス
タ・レベル図である。 ２．４，６，８，１０，１２，１４．１６・・・−レジ
スタ書ビット会スライス、１８，２０゜２２．２４・・
・φテス）−パターン発生／シリアル走査回路、３０・
・・・ＢＩＬＢＯレジスタ、４０・◆９・ビット・スラ
イス、４２−〇ｅｅフロント・エンド論理装置、４４・
・・・メモリ装置、４６・・串・ＯＲゲート、４８・−
・・ＮＯＲゲート、　５０　・　・　・　・ＸＯＲゲー
ト、　６０　・　・　・・フロント・エンド論理装置、
６２，１２２　　・・ｅ　ａＶｃｃ　、　　６８　、１
２８　　・畢−・ＤｌＮｌ　７２゜１３２　拳・・・Ｃ
ＴＲＬＩ、７０，７４，７６゜８０．８２，８４，１０
２，１０４，１３０，１３４゜１３６．１４．０，１４
２，１４４，１６２，１６４・拳・トラ、リジスタ、９
２，１３２　　・・・・ＳＩＮ％１００゜ ＣＴＲＬ２． １１０．１７０ ’ＶＥＲ。 １４６．１４７ 論理レベ ル調整装置。

Claims (3)

【特許請求の範囲】
1. （１）（ａ）データ信号を受信する入力を有し、かつビ
   ットを記憶するメモリ装置と、 （ｂ）フロント・エンド論理装置と、 から成るレジスタ・ビット・スライスにおいて、上記フ
   ロント・エンド論理装置は、 （ｉ）メモリ装置の入力に論理的に接続した出力と、 （ｉｉ）１つ以上の制御入力信号を受信する制御入力装
   置と、 （ｉｉｉ）第１データ入力信号を受信する第１データ入
   力装置と、 （ｉｖ）第２データ入力信号を受信する第２データ入力
   装置と、 （ｖ）電流スイッチと、 （ｖｉ）第１データ入力装置からメモリ装置の入力まで
   の信号路に沿って多くて１つの電流スイッチを切り換え
   ている間に、メモリ装置の入力に第１データ入力装置を
   論理的に接続することにより第１動作モードで動作する
   装置と、 （ｖｉｉ）メモリ装置の入力に第２データ入力装置を論
   理的に接続することにより、第２動作モードで動作する
   装置と、 （Ｖｉｉｉ）第１および第２データ入力装置から受信さ
   れた入力信号から発生された論理関数をメモリ装置の入
   力に供給することにより、第３動作モードで動作する装
   置と、 （ｉｘ）１つ以上の制御入力信号に基いて動作モードの
   １つに選択的に構成する装置と、 から成ることを特徴とするレジスタ・ビット・スライス
   。
2. （２）（ａ）データ信号を受信する入力を有し、かつビ
   ットを記憶するメモリ装置と、 （ｂ）フロント・エンド論理装置と、 （ｃ）フロント・エンド論理装置の出力に論理的に接続
   する入力と、メモリ装置の入力に論理的に接続する出力
   とを有し、かつフロント・エンド論理装置の出力により
   供給された出力信号を、メモリ装置の入力に受け入れら
   れるレベルに調整する論理レベル調整装置と、 から成るレジスタ・ビット・スライスにおいて、上記フ
   ロント・エンド論理装置は、 （ｉ）出力信号を供給する出力と、 （ｉｉ）１つ以上の制御入力信号を受信する制御入力装
   置と、 （ｉｉｉ）第１データ入力信号を受信する第１データ入
   力装置と、 （ｉｖ）第２データ入力信号を受信する第２データ入力
   装置と、 （ｖ）電流スイッチと、 （ｖｉ）第１データ入力装置からメモリ装置の入力まで
   の信号路に沿って多くて１つの電流スイッチを切り換え
   ている間に、フロント・エンド論理装置の出力に第１デ
   ータ入力装置を論理的に接続することにより第１動作モ
   ードで動作する装置と、 （ｖｉｉ）フロント・エンド論理装置の出力に第２デー
   タ入力装置を論理的に接続することにより第２動作モー
   ドで動作する装置と、 （ｖｉｉｉ）第１および第２データ入力装置から受信さ
   れた入力信号から発生された論理関数をフロント・エン
   ド論理装置の出力に供給することにより、第３動作モー
   ドで動作する装置と、 （ｉｘ）１つ以上の制御入力信号に基いて動作モードの
   １つに選択的に構成する装置と、 から成ることを特徴とするレジスタ・ビット・スライス
   。
3. （３）（ａ）データ信号を受信する入力を有し、かつビ
   ットを記憶するメモリ装置と、 （ｂ）フロント・エンド論理装置と、 （ｃ）フロント・エンド論理装置の出力に論理的に接続
   する入力と、メモリ装置の入力に論理的に接続する出力
   とを有し、かつフロント・エンド論理装置の出力により
   供給された出力信号を、メモリ装置の入力に受け入れら
   れるレベルに調整する論理レベル調整装置と、 から成るレジスタ・ビット・スライスにおいて、上記フ
   ロント・エンド論理装置は、 （ｉ）出力信号を供給する出力と、 （ｉｉ）第１制御入力信号を受信する第１制御入力装置
   と、 （ｉｉｉ）第２制御入力信号を受信する第２制御入力装
   置と、 （ｉｖ）第１データ入力信号を受信する第１データ入力
   装置と、 （ｖ）第２データ入力信号を受信する第２データ入力装
   置と、 （ｖｉ）電流スイッチと、 （ｖｉｉ）第１制御入力信号が“真”の信号から成りか
   つ第２制御入力信号が“偽”の信号から成る場合、第１
   データ入力装置からメモリ装置の入力までの信号路に沿
   って多くて１つの電流スイッチを切り換えている間に、
   フロント・エンド論理装置の出力に第１データ入力装置
   を論理的に接続することにより第１動作モードで動作す
   る装置と、 （ｖｉｉｉ）第１制御入力信号が“偽”の信号から成り
   かつ第２制御入力信号が“真”の信号から成る場合、フ
   ロント・エンド論理装置の出力に第２データ入力装置を
   論理的に接続することにより第２動作モードで動作する
   装置と、（ｉｘ）第１制御入力信号が“偽”の信号から
   成りかつ第２制御入力信号が“偽”の信号から成る場合
   、第１および第２データ入力装置から受信された入力信
   号から発生されたＸＯＲ論理関数をフロント・エンド論
   理装置の出力に供給することにより第３動作モードで動
   作する装置と、 （ｘ）第１制御入力信号が“真”の信号から成りかつ第
   ２制御入力信号が“真”の信号から成る場合、“真”の
   信号をフロント・エンド論理装置の出力に論理的に接続
   することにより第４動作モードで動作する装置と、 から成ることを特徴とするレジスタ・ビット。 スライス。