JPH0219492B2 - - Google Patents

Description

【発明の詳細な説明】 本発明の分野 この発明は一般にデータ処理装置システム、特
に中央処理装置におけるシフト命令の実行に関す
る。

先行技術の説明 多くの従来のデータ処理システムはフアームウ
エア制御形である中央処理装置（CPU）を含む。

さらに、CPUによつて実行される算術演算の
多くはCPUとして設計されているマイクロプロ
セツサによつて実行される。

一度に１ビツトシフトされるマイクロプロセツ
サによる桁送りのためにはかなりのフアームウエ
ア制御を有する多数のシフトサイクルが必要であ
る。

さらに、バイト操作およびツウイニングはかな
りのハードウエア量とフアームウエア制御が必要
である。

また、アドレス形成のプロセスは、桁送りのロ
ケーシヨンおよび内部CPU信号バスに関連する
バイト交換ハードウエアのために多数のフアーム
ウエアサイクルが必要である。

代表的なものとして、米国特許第4206503号明
細書「マイクロプログラムデータ処理システムに
おける多倍長アドレス形成」がある。

本発明の目的 したがつて、本発明の目的はスループツトを増
大する中央処理装置を提供することにある。

本発明の他の目的は演算命令実行中オペランド
を桁送りするための改良された装置を有する中央
処理装置を提供することにある。

本発明のさらに他の目的はアドレス準備のため
の改良された装置を有する中央処理装置を提供す
ることにある。

本発明の別の目的はバイト桁送りおよびツウイ
ニングのための改良された装置を有する中央処理
装置を提供することによる。

本発明の要約 データ処理システムはオペランドおよび命令を
格納するためのメモリサブシステムおよび命令を
実行することによつてオペランドを操作するため
中央処理装置（CPU）を含む。

CPUはCPU動作を制御するフアームウエア信
号を発生するための制御メモリと第１のランダム
アクセスメモリ（DRAM）およびRAMバス（Ｒ
バス）に加えられる信号を発生する第２のランダ
ムアクセスメモリ（BRAM）を含む。

演算装置（DALU）は第１のセレクタに加え
られる信号を発生するためにＲバスおよび第２の
データバス（IBUS）から信号を受信する。

Ｒバス信号はまたＲバス信号あるいはDALU
信号のどちらかを選択し、外部バス（Ｏバス）に
信号を印加する第１のセレクタに加えられる。

また、メモリサブシステムにオペランドアドレ
スを蓄積するＹレジスタおよびＸメモリサブシス
テムに命令アドレスを蓄積するＰレジスタはＯバ
スにアドレス信号を加える第２のセレクタに加え
られる信号を発生する。

書込みバス（Ｗバス）はオペランドをBRAM、
メモリサブシステムへの転送のため書込みデータ
レジスタ、アドレス操作のため第２の演算装置
（BALU）、に転送する。

ＯバスおよびＷバスは０，１，２又は４ビツト
位置のどれかを左あるいは右にシフトし、シフト
されたＯバス信号をＷバスに転送する２４のＯバ
ス信号を受信する第１のシフタによつて結合され
る。

第２のシフタはＱレジスタに蓄積するために16
のＯバス信号を受信する。

Ｑレジスタからの16の出力信号は第２のシフタ
に加えられ、１，２又は４ビツト位置を左あるい
は右にシフトし、Ｑレジスタに戻して記憶され
る。

第１のシフタは24の８対１マルチプレクサ
（MUX１９−８〜MUX１９−３１）を含む。

第２のシフタは16の８対１マルチプレクサ
（MUX５６−１６〜MUX５６−３１）を含む。

第１および第２のシフタは第１のシフタの
MUX１９−３１端を第２のシフタのMUX５６
−１６端に結合することによつて、第１のシフタ
のMUX１９−１６端をシフトエンドエフエクツ
論理によつて第２のシフタのMUX５６−３１端
に結合することによつて32ビツトシフタ（MUX
１９−１６〜MUX５６−３１）を形成するため
に結合される。

シフトされたビツト位置の数は８入力端子の１
つを選択するために第１および第２のシフタマル
チプレクサに加えられる選択信号を発生するシフ
ト間隔制御論理によつて発生される。

選択された特定の入力端子はシフト間隔、すな
わち０，１，２は４ビツト位置およびシフト方
向、すなわち左又は右を決定する。

オープンシフト中、シフト結果は最後のビツト
がシフトされる各ビツト位置を２進０ビツトにす
る。

例えば、４のオープン右シフトの結果、Ｗバス
ビツト位置16〜19においてＷバス上に４つの２進
０ビツトをのせる。

循環右シフト中、第２のシフタの右端のビツト
桁送りは第１のシフタのMUX１９−１６端にシ
フトする。同様に、循環左シフトにおいても、第
１のシフタのMUX１９−１６端のビツト桁送り
は第２のシフタのMUX5６−３１端にシフトす
る。

循環シフトおよびオープンシフトの両方とも、
シフトエンドエフエクツ論理はビツトを第１のシ
フタのMUX１９−３１端と第２のシフタの
MUX５６−１６端間に転送する。

ＰあるいはＹレジスタからアドレス信号を１ビ
ツト位置左にシフトするとき、第１のシフタは24
ビツトシフタとして作動する。

また、それはMUX１９−８〜MUX１９−１
５からのびる符号を有するMUX１９−１６〜
MUX１９−３１における16ビツトシフタとして
動作する。

第１のシフタはまた、最も左側位置に符号ビツ
トを含む24ビツトオペランドに右シフトを実行す
る。

マルチプレクサはマルチプレクサ位置の各々の
符号をシフトされた符号ビツトの左側に反復する
ために信号を含む。

さらに、第１のシフタはあるビツト位置を他の
ビツト位置にバイトシフトするため、バイトを２
重にするため、そのバイトをＷバスに転送するた
め、の信号を含む。

更に、シフタはメモリサブシステムアドレスを
発生するためにベースアドレスに加えられるＯバ
スからインデツクス値を受信する。

インデツクス値はアドレス指定されるオペラン
ドのタイプに依つて多数のビツト位置を第１のシ
フタによつてシフトされる。

２進１ビツト、10進４ビツトあるいは８ビツト
半ワードオペランドは第２のシフタを通して右に
それぞれ４，２および１ビツト位置シフトされ
る。

これらのビツトはXBレジスタに蓄積され、メ
モリワードにおける16ビツトのうちの１ビツト、
10進ワードにおける10進の４のうちの１つ、１ワ
ードにおける２バイトのうち１バイトを識別する
ために使用される。

好ましい実施例の説明 第１図は記載されるべきCPUが含まれるシス
テム構成の全体ブロツク図である。

このようなシステムは中央処理装置（CPU）
１００、科学命令処理装置（SIP）１０１および
商用命令処理装置（CIP）１０２を含むオープシ
ヨナル処理装置を含む。

これらのオプシヨナル処理装置は特別な応用の
ための基本処理装置１００の範囲を拡張するため
に使用されることができる。

本システムはまた、キヤシユ／MMU装置（キ
ヤシユメモリ／メモリ管理システム）１０３、電
気システムバス１０５、メモリモジユール（主メ
モリ）１０６、Ｉ／Ｏ装置１０８に結合されてい
る入出力（Ｉ／Ｏ）コントローラ１０７および多
重回線通信制御装置あるいは多重回線通信処理装
置（MLCP）１０９を含む。

本システムはまた、前記のシステムのすべてあ
るいはすべてを含む第２の中央サブシステム１１
０があるマルチプロセツサ構成を含む。

中央サブシステムプロセツサはローカルバス９
によつて互に接続され、キヤツシユ／MMU装置
１０３によつて本システムの残りと接続される。

中央サブシステムのキヤツシユ／MMU装置の
機能はプロセツサによつて現在使用されている主
メモリの部分のためのバツフアメモリを提供する
ことであり、主メモリアドレスのほん訳をするこ
とである。

ローカルバス９の機能は３つの処理装置および
キヤツシユ／MMU装置１０３間を相互に接続す
ることである。

第１図に示されているように、CPU１００と
他の処理装置間には専用インターフエイスがあ
る。

各処理装置からキヤツシユ／MMUにもまた専
用インターフエイスがある。

ローカルバス９は時分割インターフエイス、す
なわち、すべて３つの処理装置およびキヤツシ
ユ／MMUによつて共有される。

さらに、キヤツシユ／MMU１０３はシステム
バス１０５を介して、本システムの残り、主とし
て、メモリ１０６およびコントローラ１０７を介
してＩ／Ｏ装置１０８、にインターフエイスを提
供する。

第２図のCPUブロツク図を説明する。

CPUの主な構成要素は点線内に示されている。

第１のこのような構成要素はデータバツフア３
１、ラウンドロビン手続きメモリバツフア３６お
よびいろいろな手続き／データワードと前記の他
の装置と同様にソースバス３３と結合されるアド
レスマルチプレクサ（MUX）を含むローカルバ
スインターフエイス１０である。

第１の構成要素１０はシステムバス１０５から
データを受信する目的のために使用される。

第２の構成要素１６は演算要素であり、
DRAM１１およびBRAM１２と呼ばれる２組の
レジスタ群（RAM′S）およびDRAM１１および
BRAM１２が接続されるRAMあるいはＲバス１
３を含むいくつかの装置を含む。

その構成要素は他の装置と同様にBRAM１２
が接続する入力あるいは内部バス（IBUS）１４
もまた含む。第２の構成要素はDALU１５、す
なわちDRAM１１を駆動するように結合される
演算装置もまた含む。

CPUの第３の構成要素は外部（Ｏ）バス１７
および書込み（Ｗ）バス８４、これらを接続する
シフタ１９−１，１９−２およびこれらを駆動す
るセレクタを含む。

これらのセレクタはDALU／Ｒバスセレクタ
２０およびＹレジスタ／Ｐレジスタ（YP）セレ
クタ２１を含む。

第４の主な構成要素２７はCPUのアドレス選
択であり、手続きアドレスレジスタ（Ｐ）２３お
よびデータアドレスレジスタ（Ｙ）２４を含む。

それはアドレスマルチプレクサ信号２５および
プリフエツチアドレスレジスタ２６もまた含む。

書込みデータレジスタ（Ｗ）２８および書込み
データセレクタ（WS）２９もまた構成要素２７
に含まれる。

CPUのこの部分はローカルバス９にデータを
転送する目的のために使用される。

装置３０は第７図に示されているCPUのテス
ト論理であり、フアームウエアで制御分岐に使用
される“テスト真”又は“テスト偽”と呼ばれる
単一の２進信号を発生する第２の少なくとも２つ
の８対１マルチプレクサの組を順次駆動する１組
の８対１マルチプレクサを含む。

テスト真および偽信号は第５図に示されている
ように制御メモリバンク８０および８１に含まれ
ているPROMに結合される。

次のアドレス発生器４４（第２図）はＦレジス
タ３８およびＦバス３７に結合される。

次のアドレス発生器は主にCPUで使用するた
めのアドレスを発生するためのものである。

ローカルバスデータ入力エリアである構成要素
１０の機能はキヤツシユ／MMU１０３あるいは
ローカルバス９上の他の装置から戻るデータを受
信すること、もしブートストラツプ手続き実行が
要求されるならば、ブートストラツプPROM４
１からデータを選択すること、このようなデータ
を適当なデータバツフアに送ること、にある。

例えば、もし、命令フエツチが要求されるなら
ば、データは機能レジスタに置かれる。

詳細に説明すると、第１のデータバツフア３１
はローカルバス９から16ビツトあるいは32ビツト
データワードを受信する。

データバツフア３１の出力はＬバス３２に接続
される。Ｌバスは１対のセレクタDA３４および
DW３５を使用することによつてソースバス３３
を駆動し、４つのワード手続きバツフア３６を駆
動するために使用される。非手続きデータはデー
タセレクタから駆動されるソースバスを介してＬ
バス３２からCPUに入力する。

手続きデータは手続きバツフア３６から入力す
る相異るセレクタ、PA３９およびPW４０の組
を介してCPUに入力する。

手続きバツフアは実行されるべき次の２ワード
ないしは３ワードを保持しているので、これらの
ワードが要求されると、これらをフエツチするに
は時間はかからない。

CPUによつてそれが空にされると、自動的に
ローカルバス９を介してキヤツシユ／MMU１０
３から再配置される。

Ｆバス３７はFOP、FM、FNおよびLINKの
４つの領域を有するＦレジスタ３８用の情報をゲ
ートするために使用される特別のバスである。

ＦレジスタはCPUの主な命令レジスタである。

Ｆバス３７の機能はＦレジスタ３８からデータ
をとり出すことおよびいろいろなソースからＦレ
ジスタにデータを提供することにある。

構成要素AS′４２から定数あるいはデータのど
ちらかがＦレジスタ３８のLINKあるいはFNロ
ケーシヨンのどちらかにロードできるマルチプレ
クサ４３もある。

また、データ入力領域である構成要素１０にお
いて、ブートストラツプモードで動作するなら
ば、ブートストラツプPROM４１の組はメモリ
からの命令の代りに命令を提供するために使用す
ることができる。

ロケーシヨンＡ，Ｂ，ＣおよびＤを有するメモ
リ装置（手続きメモリ）３６はラウンドロビン４
ワード手続きメモリである。

メモリ装置３６が手続きの２ワード分の空間が
あるときはいつでも、すなわち、少なくとも半分
が空であるときはいつでも、キヤツシユ／MMU
からローカルバス９を介して手続きのメモリ読出
しを自動的に始める。

戻りデータはこのラウンド・ロビン・メモリで
利用できる次の２つのロケーシヨンに入れられ
る。

CPUはCPUの処理要素内の使用のために手続
きをソースバス３３に発するかあるいは手続きは
命令の部分であるためＦレジスタ３８に手続きを
送るかのどちらかによつて手続きを使用するの
で、基本的にはラウンド・ロビン・メモリに表示
する２つのポインタ３６−１および３６−２は連
続的に４つのロケーシヨンを装置３６の出力に可
能にする装置３６に含まれる導体の使用によつて
利用できる次のロケーシヨンに進める。

左側カーソルあるいはポインタ３６−２はフエ
ツチされるべき手続きの次のワードを指示する。

右側カーソル３６−１はそれに続くワードを表
わす。

時たま、手続きの１ワードは左側カーソルで指
示されたワードがPWマルチプレクサ４０を通つ
て情報を発生するように使用される場合には使い
果される。

時おりは、手続きの２ワードに対する要求があ
る。（大アドレス形成（LAF）のアドレスを引き
出す時） それから、左側カーソルおよび右側カーソルの
両方で指示されるワードは手続きセレクタのPA
マルチプレクサ３９で結合される。

したがつて、構成要素１０はデータセレクタ３
４および３５あるいは手続きセレクタ３９および
４０のどちらかを介してソースバス３３を通して
CPUにデータをとり入れるかあるいは手続きバ
ツフア（ラウンド・ロビン・手続きメモリ）３６
およびＦバス３７を介して命令(F)レジスタ３８に
直接データをとり入れるかに関する領域である。

装置（F′）７６は補助アドレス情報あるいはシ
ラブルからの選択ビツトを保持するために使用さ
れる。

アドレスシラブルは実際16ビツト記述子の部分
である。

記述子のあるビツトは次の分析のために保持さ
れねばならない。

CIP識別子のオペランドの大きさのビツトおよ
びＫレジスタ識別子のオペランドの大きさのビツ
トと符号をつけられたビツト対符号をつけられな
いビツトは保持されねばならない。

これらは５ビツトF′レジスタ７６に保持され
る。

第２の構成要素１６は演算装置（DALU）１
５、プログラマーが見えるレジスタのすべてを含
むBRAM１２とDRAM１１＋多数のプログラマ
ーが見えないワークレジスタを含む。

これらのデータ記憶要素は下記のように構成さ
れる。

RAMバス１３を駆動できる２つのソースの１
つであるDRAM１１は３２のロケーシヨンを含
む。

そのロケーシヨンの各々の巾は24ビツトであ
る。

これらのロケーシヨンは７つのいわゆるＤレジ
スタ、32ビツト長である７つのいわゆるＫレジス
タの半分（ＫとＬ）が２つ、多数の内部ポインタ
および７つのいわゆるＭレジスタを保持するのに
使用される。

16ワードを含み、各々のワードは24ビツト巾で
あるBRAM１２は７ベースレジスタ＋多数のプ
ログラマーが見えるいろいろな種類のポインタと
多数のプログラマーが見えないいろいろな種類の
ポインタを含む。

第３図はRAM間、バスとDALU１５間の関係
が詳細に示されている。

DRAM１１とBRAM１２はRAMバス１３に
対して各々はソースである。

BRAM１２は実際双対構造である。すなわち、
CPUにおいて２つの並列BRAM′S６０および６
１がある。Ｒバス１３を駆動する（又はＲバス１
３にデータを転送する）１つのこのような構成要
素は構成要素６０で、Ｉバス１４を駆動するもう
１つの構成要素はBRAM構成要素６１である。

２つの同一のBRAMの重要な面はシステム速
度が増加されるということである。

Ｒバス１３はBRAM６０あるいはDRAM１１
のどちらかによつて駆動される。

他のソースはまたＩバス１４を駆動する。

DALU１５はDALUの入力および出力がCPU
のどこかほかの所で使用されるDRAMにリサイ
クルされるようにＩバスおよびＲバスを使用す
る。

構成要素１６は主に２つのバスを含む。

いわゆるＩバス１４は処理装置内の元の入力の
主なソースである。すなわち、メモリからのデー
タはドライバー５４を通してＱレジスタ５０の出
力およびBRAM１２の出力がこのバスに取り込
まれる。第２のバス、いわゆるＲ又はRAMバス
は２つの相異るRAMの出力、すなわちBRAM１
２およびDRAM１１の出力が結合される点であ
る。

これらの２つのバスの出力はDPAM１１に戻
されるか本システムでさらに処理されるためにＯ
バスに送られるかのどちらかであるデータを発生
するDALU１５への入力である。

ＩバスおよびRAMバスの両方共、１つのゲー
トである“バツトラツチ”（BL）と呼ばれるハー
ドウエア構成要素を用いる。

このゲートの入力および出力はバス上で信号を
結合するために接続される。

駆動源がタイミングおよびシーケンシングのた
めにバスを切断することを要求されたのち、この
バツトラツチはその信号の制御を行う。

これが起こると、バツトラツチがバス信号がな
くなるとき（０ボルトのような所定のレベルにな
る）まで、バツトラツチは駆動源が存在するとき
と同じレベルでその信号を維持する。

RAMバス１３は制御パネル９０と中央処理装
置間のデータの転送のためのインターフエイスで
あり１６の双方向信号を介して制御パネル９０に
結合される。

メモリデータはデータラツチ（DL）５１と呼
ばれる一組のドライバーを介してＩバス１４に結
合される。データラツチはSE、すなわち符号拡
張ラツチ５２と呼ばれる第２の一連のラツチによ
つて平列にさせられる。

これらのSEラツチは24ビツトバスに16ビツト
を提供するときだけデータラツチを符号拡張ある
いは零拡張のいづれかのために使用される。

同様に、SE論理回路５２は現在の命令の７ビ
ツトあるいは８ビツトのどちらかをとり、命令ワ
ードの右側の部分からそれぞれその変位およびオ
ペランドを得るブランチおよび値命令による使用
のため命令を24ビツトに符号拡張するのに使用さ
れる。

BRAM１２およびDRAM１１論理に関連して
選択／修正論理５３と呼ばれ論理がまたある。

その論理はそのブロツク内の個々のレジスタ選
択を制御するために命令のいろいろなフイールド
を使用して、８つのレジスタのブロツクで
DRAMおよびBRAMをアドレスできる。

定数発生器（KON）７０は構成要素１６、主
ALU領域にまた含まれ、Ｉバス１４への他のソ
ースである。すなわち、それはフアームウエアの
制御の下の演算装置による使用のためＩバス上に
24ビツト定数を発生するために使用することがで
きるソースである。

したがつて、構成要素１６はCPUの主算述演
算領域である。すなわち、それはオペランド操作
およびDRAM１１への挿入のためのオペランド
発生、又はＯバス１７に送られるようにされ、ロ
ーカルバス９への出力のためBRAM１２に戻さ
れるかあるいはいろいろなアドレスレジスタおよ
びデータレジスタに送られるかのどちらかである
ようにされるオペランドに関連する。

構成要素２２は主に外部（Ｏ）バス１７および
書込みバス（Ｗ）バス８４として引用される
CPU部に関連する。

Ｏバス１７はいろいろなデータバスが集まる、
すなわち、Ｙレジスタ２４、Ｐレジスタ２３、
DALU１５の出力およびRAMバス１３が集まる
バスである。

Ｗバス８４はオペランドをBRAM１２、書込
みデータレジスタおよび主にアドレス操作のため
に使用されるALUであるBALU５５、に転送す
るために使用される。

Ｏバス１７とＷバス８４間にはＯバス１７上の
どちらの方向にもオペランドを１ビツト、２ビツ
トあるいは４ビツトのシフトが可能である一組の
24多重化シフタ１９がある。

さらに、オペランドをＱレジスタ５０にロード
するように使用される一組の16多重化シフタ５６
もまたある。

Ｏバス１７へのソースとなる４つの相異る種類
のオペランドのうちの２つのオペランドは
DALU１５およびRAMバス１３で生じ、Ｏバス
１７に結合されている２対１マルチプレクサ２０
を通して選択される。

Ｏバス１７のための２つの他のソースはデータ
アドレスレジスタＹおよび手続きアドレス（Ｐ）
レジスタ２３であるＹレジスタ２４である。

これらの２つの装置の出力は２対１マルチプレ
クサ（Ｙ／Ｐセレクタ）２１を介して結合され、
Ｏバス１７上へのソースとなる。

さらに、Ｉレジスタ５７、すなわち、中央処理
サブシステムのための指示レジスタはＯバス１７
に結合される。

Ｏバス１７の内容はCPU内でさに処理するた
めにＷバス８４に直接転送されるかあるいはシフ
トされるかのどちらかである。

Ｑレジスタが倍精度シフト演算のために使用す
ることができるようにその内容はＱレジスタ５０
にまたロードされる。

CPU内で行なわれるすべてのシフト動作はＯ
バス１７とＷバス８４間のオペランド操作によつ
て行なわれる。

２４のシフタ１９は２４ビツトのオペランド、
すなわち、Ｏバス１７およびＷバス８４上のオペ
ランドの大きさ、制御ストアワードの制御の下で
左又は右、をシフトするために使用される。

これらのシフタは１ビツト位置、２ビツト位
置、あるいは４ビツト位置のどちらかによつてシ
フトし、オペランドをすぐ転送するかあるいは２
つの右側のバイトと交換したオペランドを転送す
ることができる。

これらのシフタの動作は制御ストアワードにお
ける特別のフイールドによつて制御される。

CPUのこのセクシヨンは24ビツトオペランド
シフトのために使用される。

32ビツト（２重レジスタ）オペランドがシフト
され、右側のオペランドがＯバス１７を介してＱ
レジスタ５０にロードされると、Ｗバスシフタ１
９のみならず１６のＱレジスタシフタ５６が作動
するシフトが実行される。

それによつて、Ｑレジスタの内容はＷバス８４
上でシフトされる24ビツトのオペランドの右側端
での16ビツト拡張として取扱かわれる。

すなわち、これらの２つのシフタ端は結合さ
れ、したがつて、40ビツトのシフトを行うことが
できる。

この２重レジスタシフトにおいて、オペランド
はＱレジスタ５０に戻り、Ｏバス１７の右側の２
つのバイトに転送される16ビツトである。

一方、Ｗバス８４のデータの左側の８ビツトは
通常捨てられる。

構成要素７５はある条件の下でドライバー９３
を介してＷバス８４に放出するためのCPUの状
態ビツトの収集を表わす。

Ｗバス８４は２つのソースを有しており、主な
ソースはＯバス１７からのシフタ１９である。

このシフタ１９はバス８８への入力として作動
されない。その代り、構成要素７５の状態ビツト
（Ｓ／Ｚ）はフアームウエアによる次の分析のた
めＷバス８４におかれる。

前に記載されていないＱレジスタ５０に関連す
るハードウエアのうちの１つの装置はXBレジス
タ５８およびそれに結合されたデコーダ５９であ
る。

インデツクスシフト動作中、XBレジスタ５８
はインデツクスのこれらのビツトを得るために使
用される。これらのビツトはサブワードオペラン
ドのために右にシフトされ、これらのビツトがア
ドレスにおける単一ワードビシトの右に移動され
るため、それはなくなる。

これらのビツトはXBレジスタ５８で、1/2ワ
ードビツトに対して１ビツト、デイジツトシフト
のため２ビツト、ビツトの大きさのオペランドシ
フトのための４ビツトを得る。

1/2ワードのオペランドを処理するとき、デイ
ジツトオペランドのため商用命令処理装置に送ら
れ、デコーダ５９と共に15の２進“０”および単
一の２進“１”のマスクを発生するパラメータを
発生するとき、ビツトオペランドで作動すると
き、XBレジスタ５８の内容は続いて左選択か右
半分選択を直接制御するのに使用される。

すなわち、１ビツトのオペランドにおいて、１
ワードが読み出され、マスクはワード中の選択ビ
ツトをセツトするかクリアするかに使用される。

そのとき、ワードはメモリに書込まれる。

マスクはデコーダ５９から発生され、Ｑレジス
タ５０への入力である。

Ｑレジスタにロードされる項目の１つはXBレ
ジスタ５８の内容から発生されるデコーダマスク
である。

CPUにおける第４番目の主な構成要素は領域
２７である。

その要素はアドレスの発生、ローカルバス９へ
の伝送およびローカルバスを介してCIP１０２、
SIP１０１あるいはキヤツシユ／MMU１０３の
いづれかへ、その後メモリあるいは入出力装置
（Ｉ／Ｏ）１０８へ、伝送するためにコマンドお
よびオペランドの発生に関連する。

この主な構成要素は近似的に３つの領域に分割
される。第１のものは書込みデータレジスタ
（Ｗ）２８および書込みセレクタ（WS）２９で
ある。

レジスタ２８は分割された負荷能力、すなわ
ち、右半分あるいは左半分のいづれかあるいはこ
のレジスタの半分の両方ともロードすることがで
きるという負荷能力を有する32ビツトレジスタで
ある。

右半分は常にドライバ７４を介してＷバス８４
の16ビツトのデータが書き込まれ、左半分は書込
みセレクタ２９から生じるデータで書込まれる。

この書込みセレクタはその入力としてＷバス８
４の右半分の16ビツトかあるいはＷバスの左半分
のビツトかのいずれか＋符号拡張あるいは零拡張
のいづれかを有する。

Ｗバスはローカルバス９で結合される他の装置
に続いてこのようなデータを送るためにＷレジス
タ２８にデータが送られる主バスである。

ローカルバス出力インターフエイス２７の次の
領域はコマンド・ドライバ７１である。

コマンドドライバ７１は一連のコマンド線を駆
動する。そのコマンド線はローカルバス上の
CPU１００によつてすべての転送が行なわれ、
メモリ参照サイクル、Ｉ／Ｏ参照サイクル、をキ
ヤツシユ／MMUに指示するかあるいはローカル
バス参照サイクルをキヤツシユ／MMUあるいは
ローカルバス処理装置の１つに指示するどちらか
を指示する。

コマンド線に転送される情報は制御メモリのＦ
フイールドおよびFKフイールドあるいは第４図
に示されているフアームウエア（FW）ワードか
ら得られる。

（FW）ワードはまた、他のときには構成要素
１０のＦレジスタ３８の機能をはたす。

構成要素２７の第３の部分は２つの主アドレス
レジスタ、すなわち、非手続きメモリアドレスお
よびローカルバスおよびシステムバス上の他の装
置に対するアドレス、に対してＹレジスタ２４、
Ｐレジスタ（プログラムカウンタ）２３およびプ
リフエツチレジスタ２６を含む。

Ｐカウンタ２３はフアームウエアが使用され、
ワードがラウンドビンバツフア３６およびカウン
タ作動のためCPU１００への入力からとり入れ
られる最後のワードを得る。

プリフエツチレジスタ２６はメモリから次にフ
エツチされるワードを得る。

すなわち、ＰレジスタおよびPFレジスタはラ
ウンド・ロビン・バツフアが満杯かどうか最新に
中央処理システムはバツフアからいかにデータを
とり入れるかに依存して、メモリアドレスにおけ
るいくつかの数によつて１から４ワードと異る。

中央処理システムはバツフアからすべてのデー
タをとり入れるならば、リクエストに応答して、
新しいデータで応動し、バツフア３６を再び充た
すのにキヤツシユ／MMUは限られた時間がかか
る。

これらの環境の下で、プリフエツチレジスタ２
６およびＰカウンタ、すなわちＰレジスタ２３の
アドレスはアドレス内容において同じである。

バツフア３６が満杯で、CPU１００が最新に
いかなるデータもとり入れないならば、Ｐレジス
タは、プリフエツチレジスタにおいてワードのた
めの余地があるとすぐにメモリから送り出される
次のワードを指示するプリフエツチレジスタから
とり入れられる最後のワードをＰレジスタが指示
しているため、プリフエツチレジスタの後に続く
４ワードに対して２ワードである。

Ｐレジスタ２３の内容はメモリアドレスソース
としてローカルバス９に決してとり入れられな
い。

仮想アドレスマルチプレクサ２５を介してロー
カルバスにとり入れることができるデータのため
の２つのソースはすべて非手続きフエツチのため
に使用されるＹレジスタ２４および次のフアーム
ウエアステツプで使用するためメモリワードおよ
びリクエストワードをとり入れるためにプリフエ
ツチ論理によつて自動的に使用されるプリフエツ
チレジスタ２６である。

装置２３，２４および２６の矢印はこれらの特
定のレジスタの増分能分を表わしている。すなわ
ち、Ｐレジスタは１回にプリフエツチバツフア３
６からとり出されるワード数に依存して、１ワー
ドあるいは２ワードのいづれかによつて増分する
ことができる。すなわち、ラウンドロビンバツフ
ア（プリフエツチバツフア）３６から１ワード引
き出されると、Ｐレジスタを１だけ自動的に増分
する。ラウンドロビンバツフア（プリフエツチバ
ツフア）３６から２ワードを引き出されると、Ｐ
レジスタを２だけ自動的に増分する。

プリフエツチは常にワード対で実行されるため
プリフエツチレジスタ２６は常に２だけ増分す
る。

Ｙレジスタは使用されるフアームウエアの制御
の下で、あるいは将来使用するための準備におい
て、１あるいは２のどちらかだけ増分することが
できる。

このような増分の制御およびローカルバスへの
いろいろなサイクルリクエストが可能であるフア
ームウエアワードにおけるバス制御フイールドが
ある。

Ｗレジスタ２８への入力はいろいろな方法で実
行される２つの16ビツトデータ路である。

24ビツトを書込むことが望まれるならば、ドラ
イバー７４は導通され、Ｗバスの右側の16ビツト
をＷレジスタの右側の16ビツトに転送されること
を可能にする。

マルチプレクサ２９はＷバスの左側の８ビツト
および８つの２進“０”がＷレジスタ２８の左側
の半分に送られるように条件付けられる。

これは２ワード、24ビツトアドレスを続いてメ
モリに書込むためのＷレジスタにロードする。

単一ワードをメモリに書込むことを望まれるな
らば、Ｗレジスタの右側の半分はクロツクされな
く（動作可能）、変化しない。すなわち、マルチ
プレクサ２９は16のＷバスの右側のビツトを同期
をとられるＷレジスタの16の左側ビツトにイネー
ブルするように条件が付けられる。

単一ワード書込みのため、Ｗレジスタの左側の
半分はメモリに書込まれるデータである。

前記の論理はキヤツシユ／MMU１０３、CIP
１０２あるいはSIP１０１のようなローカルバス
９上の他の装置からデータをリクエストおよびア
クセプトするために、データを操作して本システ
ムに含まれる２つのALUを介してデータを内部
的にいろいろなレジスタに格納するために、続い
て修正され、装置アドレス（CPUで内部的に計
算され、ローカルバスを制御するため使用され
る）をその装置が接続されているローカルバスに
送り出される新しいオペランドをつくるために、
使用される。

これらの動作のすべてはCPUに含まれる2048
ワード×96ビツト／ワードの制御メモリ８０およ
び８１に記憶される制御フアームウエアの制御の
下で実行される。

制御メモリは多数の個々のフイールドに分割さ
れ、そのフイールドの各々はCPUの内部実行の
いくつかの面を制御する。

第４図はフアームウエアワードおよび種々のフ
イールドを示す。

これらのフイールドの第１はローカルバス
（LB）フイールドであり、そのフイールドは制御
メモリの０〜７ビツトである。

LBフイールドはローカルバス９からの種々の
サイクルのリクエスト動作およびそれに対する応
答に関連する。それはまた、プリフエツチレジス
タ２６あるいはＹレジスタ２４を介して仮想アド
レスの発生の原因であり、ＹおよびＰレジスタの
いろいろな増分動作を制御する。

ローカルバスフイールドはまたラウンド・ロビ
ン手続きバツフア３６からのデータの連続読出
し、データおよびＩバス１４により引き続いて使
用するためソースバス３３上のマルチプレクサ３
４，３５，３９および４０をそれぞれイネーブル
することを制御する。

次のフイールドである制御メモリのビツト８お
よび９のクロツク（CK）フイールドはCPUクロ
ツク速度、すなわちCPUの連続するクロツクパ
ルス間隔を制御するのに使用される。

各フアームウエアステツプはその複雑性に適し
たクロツク速度を割り当てる。

本発明のシステムにおいて、連続するクロツク
パルスには４つの可能な時間間隔がある。すなわ
ち、96ns，105ns，130nsあるいは170ns。

これらのどれがフアームウエアステツプのため
に使用されるのはフアームウエアステツプのため
のCKフイールドによつて制御される。

次のフイールドは制御メモリのビツト10〜15で
あるTCフイールドである。

これは６ビツトフイールドでフアームウエアシ
ーケンスのテストおよび制御のためCPU内の64
の可能な論理機能の１つを選択する。

次のフイールドはBRフイールドであり、ビツ
ト17〜19であり、テスト条件の結果として取られ
る動作のタイプを制御するのに使用される。

すなわち、どのタイプのブランチがおこるか、
ブランチは単に２つのフアームウエアステツプ間
を選択するのかあるいはフアームウエアステツプ
といわゆる制御メモリスプラツタ（次のアドレス
がＦレジスタ３８内の内容のいくつかの機能によ
つて制御されるCPUで１つあるいはそれ以上の
論理素子の状態に基づく次のアドレスを多数の制
御メモリのうちの１つの制御メモリから発生する
こと）間をブラツチが選択するかどうか。

次のフイールドであるTPフイールド、ビツト
２１はテスト極性フイールドである。

それはそれが真か偽かを決定するためにテスト
条件がテストされるかどうかを制御する。

NAフイールド、ビツト２２〜３１はすべての
ブランチによつて選択される２つのアドレスのう
ち少なくとも１つのアドレスを発生するように使
用される。もう１つのアドレスは同じNAフイー
ルドからあるいは前記の制御メモリスプラツクか
らのどちらかから得られる。

次のフイールド、ビツト３２〜３９はＦと呼ば
れ４ビツトとFKと呼ばれる４ビツトに分割され
ているＦレジスタフイールドである。

ＦフイールドおよびFKフイールドはＦレジス
タにおけるいろいろな素子およびＦバスの領域に
おけるいろいろな素子のローデイングおよびスト
ローブイングを制御するのに使用される。

すなわち、F′装置７６およびAS′装置４２、Ｆ
レジスタ３８およびマルチプレクサ４３のサブパ
ーツを制御するのに使用される。

これらの装置のどれがロードされ、そのローデ
イングのためにこれらの装置はどのソースを有し
ているかはＦフイールドおよびFKフイールドに
よつてすべて制御される。

次のフイールド、ビツト４０〜４７はＫ（すな
わち定数）フイールドでありＩバス１４を駆動す
るために使用される。

それはＩバスに受け入れられるすべての定数の
ため右側の８ビツトを提供する８ビツトフイール
ドである。

定数の左側の16ビツトは後で述べられるＩバス
フイールドによつて制御される。Ｋフイールドは
直接定数発生器（KON装置）７０に関連してい
る。

制御メモリの次のフイールド、ビツト４８〜６
３は主にDRAM１１およびBRAM１２のアドレ
ス指定および制御に関連がある。

２ビツトフイールド、DWはDRAMへの書込
みを制御するのに使用される。１ビツトは
DRAMの最も左側（最上位）の８ビツトへの書
込み動作を制御するためのものであり、もう１ビ
ツトは最も右側（最下位）16ビツトへの書込み動
作を制御するためのものである。

次のビツト、ビツト５０（フイールドBW）は
常に一緒に書込まれるBRAMの両方の部分への
書込み動作を制御するために使用される。

次のフイールド、DSは長さが５ビツトであり、
DRAM１１の32レジスタのうち１つのレジスタ
を選択する。DMフイールド、ビツト５６および
５７はDRAMに関連する選択／修正フイールド
でありDRAMのアドレス指定をするために
DRAMを直接選択するかあるいはＦレジスタ３
８の３つの相異る機能のうちのいくつかの機能を
選択するかのどちらかを許す。

次のフイールドはBRAMの16レジスタのうち
の１つのレジスタを選択するために使用されるＢ
選択フイールド（BS）、ビツト６０〜６３であ
る。

ビツト５８および５９よりなる２ビツトフイー
ルドはBRAMアドレス指定のため選択／修正フ
イールド（BM）である。それは独立した選択機
能および修正機能はBRAMおよびDRAMの両者
のため指定できるように分離されることを除いて
BRAMアドレス指定において同じように実行さ
れる。

次のフイールドは長さが７ビツト（ビツト６５
〜７１）であるGPフイールドでいろいろな双安
定フリツプフロツプのクロツクおよびいろいろな
制御機能のエネーブルのようなプロセツサ内の多
数の汎用マイクロ演算を制御するのに使用され
る。

それはまたCPUから制御パネル90へのアクセ
スを制御する、制御パネルにデータを入出力す
る、そこにあるいろいろなフリツプフロツプを制
御する、ために使用される。

次のフイールド、RBフイールド、ビツト７２
および７３はＲバス１３上にデータを出すことを
制御するために使用される。１ビツトはBRAM
を制御し、もう１ビツトはDRAMを制御するた
めのものである。

BAフイールド、ビツト７４〜７９はBALU５
５の機能、その入力としてＩバスおよびＯバスを
有しＹレジスタ２４を駆動するのに使用される演
算装置を制御するのに使用される。

これらの６ビツトは次のように使用される。１
ビツトはBALUへの桁上り、１ビツトは論理／
算術制御、その他の４ビツトは特定の機能の選
択、のために使用される。

次のフイールドはIBフイールド、ビツト８０
〜８３であり、どのデータソースがＩバス１４を
動作可能にするのかを制御するために使用され
る。

このフイールドはデータラツチあるいはＩバス
といろいろと接続されているBRAMを動作可能
にする。符号はＦレジスタを拡張し、定数を選択
する。

次のフイールド、SHフイールド；ビツト８４
〜８９はシフタおよびＷバスの両方を制御するの
に使用される。その６ビツトはシステムがレジス
タがＷバスを動作可能にすること、Ｑレジスタは
ロードするかしないか、シフタはオペランドのど
の方向にシフトするのかを大部分の自動制御がで
きるようにする。

最後のフイールド、DAフイールド、ビツト９
０〜９５はDALU１５の機能制御である。

６ビツトはBAフイールドの機能と類似の機能
を有する。すなわち、１ビツトは桁上り、１ビツ
トは論理／算術の選択、あとの４ビツトが特定の
機能の選択、である。

CPUのための制御メモリは実際２つの制御メ
モリである。すなわち上側バンク８０および下側
バンク８１である。上側バンクは次のアドレス発
生器４４によつてアクセスされ、下側バンクはそ
のときの最新の制御ストアワードの内容の１部に
よつて直接アドレス指定される。

ブランチの最も共通したタイプの場合、ブラン
チの両方とも次のアドレスの基本ソースとして制
御ストアワードのNAフイールドを使用し、上側
のバンクおよび下側のバンクに出す２つのアドレ
スは実質的に同一であるようにいくつかの方法で
フイールを修正する。

他のブランチの場合、それらのブランチは次の
アドレスとPROM発生器スプラツタから選択す
る。下側のバンクは現在の制御ストアワードから
変化しない次のアドレスフイールドを受信する。

一方、上側のバンクは現在の制御ストアワード
からスプラツタアドレスを受信する。

制御メモリは本システムが可能である次のアド
レス制御ストアワードの両方とも同時にアクセス
でき、丁度制御レジスタ８２でデータをクロツク
する以前に規在の制御ストアステツプのほとんど
終りまでどのアドレスを使用するつもりであるか
の決定をのばすことができるようにこの方法で分
割される。制御メモリの詳細は下記に述べられ
る。

CPUおよびフアームウエアが(a)メモリからの
ワードの読出し、(b)メモリから他のワードを読出
すため次のアドレスの計算、(c)メモリへの書込
み、(d)動作が完全にCPUの内部にある反復アル
ゴリズムのいくつかのタイプの実行のようなある
典型的な中央処理装置動作を実行するために相互
作用する方法は次に下記に述べられる。

所定の状況は典型的であり、代表的な動作が下
記に述べられる。

制御ストアステツプ中メモリから１ワード読出
す場合、制御ストアワードはRBフイールド、BS
フイールドおよびBMフイールドを介してRAM
バス１３上のBRAM１２からワードの仮想メモ
リアドレスをエネーブルにする。

次にSHフイールドはRAMバスがセレクタ２
０を通してＯバス１７をエネーブルにし、Ｗバス
８４上のシフタ１９を通して変更されないように
ＯバスおよびＷバスをソーシングするように条件
付ける。

ＷバスはそのＷバス入力を直接その出力にエネ
ーブルするようにBAフイールドによつて条牛付
られるBALU５５への入力である。同時に、LB
フイールドによつてＹレジスタ２４はロードし、
したがつてアドレスをＹレジスタに転送する。

次のフアームウエアステツプにおいて、LBフ
イールドによつて、リクエストはメモリリクエス
トが要求され、ローカルバスに提供されるアドレ
スはこのようなリクエストをするために使用され
るということを指示するローカルバスに指令され
る。コマンドドライバ７１はメモリ読出しリクエ
ストが要求されることを指示するためにＦフイー
ルドおよびFKフイールド（第２図の線７２のよ
うに示されている）によつて条件付けられる。

アドレスマルチプレクサ２５は２４のアドレス
線を介してローカルバス上のＹレジスタの内容を
エネーブルするために条件付けられる。

ローカルバス上のすべてのアクテイビテイを監
視および制御するキヤツシユ／MMUメモリはリ
クエストに肯定応答する。一方、CPUは次のフ
アームウエアステツプに進む。

次のフアームウエアステツプで、ローカルバス
フイールドは、ローカルバスサイクルの終りがロ
ーカルバスを介してキヤツシユ／MMUからCPU
データバツフアへのデータの復帰が検出されるま
でCPUはこのフアームウエアステツプのままで
あるべきでないことを指定するストールを指定す
る。

この復帰サイクルが検出されるとすぐ、ストー
ルは終り、CPUはこの読出しサイクルの第４番
目のステツプにはいる。

４番目のステツプはフアームウエアがLBフイ
ールドを指定するステツプである。

そのLBフイールドはデータバツフアにあるデ
ータを使用し、CPUによる使用のためＩバス上
にデータをのせる。

したがつて、LBフイールドは16ビツト長の１
ワードあるいは24ビツト長のアドレスがソースバ
ス上に要求されるかどうかに依存して、DAドラ
イバー３４あるいはDWドライバー３５のどちら
かをエネーブルにする。

次に、Ｉバスフイールドはフイールドのすべて
24ビツトかあるいは24ビツト拡張される16ビツト
符号のどちらかであるソースバスはＩバスにエネ
ーブルされることを指定する。

Ｉバスにおいて、データバツフアから受信され
る１６ビツト語があると仮定すると、DAフイー
ルドはDALUがＩバスおよびDWを読出すことが
できるように使用され、Ｄ選択およびDMフイー
ルドはDRAMの３２のレジスタのうちの１つの
アドレスし書込むために制御される。

これはこの制御シーケンスの第４番目のステツ
プを完了する。第１番目のステツプはＹレジスタ
をロードし、第２番目のステツプは読出しリクエ
ストを出し、第３番目のステツプは戻るためのデ
ータを持つ、第４番目のステツプはデータをとり
こみ、CPUのレジスタの１つにデータを入力す
る。

本システムによつて実行される第２の典型的な
動作シーケンスはメモリからデータレジスタの１
つにフエツチされるオペランドを加算し、加算後
データレジスタに復帰し、続いてメモリを書込む
ことができるようにデータを書込みデータバツフ
アに置く、ような算術演算におけるオペランドの
操作である。

この動作シーケンスが前の動作に引用したスト
ールに続いて始まる。

このステツプはＬバスおよびデータマルチプレ
クサ３５を介してデータバツフア３１からソース
バスにのせる１ワードであるデータをイネーブル
するステツプである。

それから、Ｉバスフイールドはソースバス、符
号拡張装置５２およびデータラツチ５１を介して
拡張された符号はＩバスをエネーブルにすること
を指定する。

同時に、Ｒバス制御フイールドは特定のデータ
レジスタがDRAM１１からのＲバス１３をイネ
ーブルにすることを指定する。

DAフイールド、すなわちDALU制御フイール
ドはDALUがＲバス１３の上の24ビツトとＩバ
ス１４上の24ビツトを加算するように条件付けら
れる。

この論理１５は合計を表わす24ビツトをその出
力として有する。DWビツトはDALUの出力が
DRAM１１に書込まれるべきであることを指示
する。

同時に、DALUの出力はSHフイールドを介し
てＷバスをイネーブルにする。

このフイールドはセレクタ２０はＯバスをエネ
ーブルにし、その目的のためＲバス出力の代りに
DALU出力を選択するように条件づけられるこ
とを指示する。

同時にまたシフタ１９−１は変更なしにＯバス
の内容をＷバス８４に送るように条件付けられ
る。

DW３５をソースバス３３に指定する同じLB
フイールドはＷバスがセレクタ２９を介してＷレ
ジスタの左半分をエネーブルにすることを指定す
る。

これは単一のフアームウエアステツプですべて
行なわれる。これは加算であるので、おそらく、 加算からのオーバーフローはテスト論理３０に
よつて指定されるテストによつてテストされる。

次のアドレス論理は、オペランドが直ちにメモ
リに書込まれるならば、分岐するための特定のエ
ントリーを指示する１つのアドレスを発生する。

下側のバンクにあるべきである他のアドレスは
Ｉレジスタ５７にオーバーフロー指示子をセツト
する次のステツプを取り入れるために発生され
る。

もしオーバーフローがなければ、Ｉレジスタは
自動的にクリアされる。

第３の動作はオペランドのメモリへの書込みよ
りなる。これは実行するために３つのフアームウ
エアステツプをとる。

第１のステツプはオペランドが書込まれるべき
アドレスはＹレジスタ２４にロードされるステツ
プである。

第２のステツプはオペランドをＷレジスタ２８
に書込まれるようにする。

第３のステツプは、LBフイールドがメモリ書
込みを指定するローカルバスリクエストは受信
し、実行するためにキヤツシユ／MMUのために
ローカルバスにアドレス指定されることを指定す
るステツプである。

Ｙレジスタ２４にロードする第１のステツプは
おそらく、BRAMランダムアクセスメモリの16
のロケーシヨンのうちの１つのロケーシヨンから
アドレスを得る。

これは、ＩバスはBRAMの出力を検査するよ
うにＩバスフイールドを条件付けることによつて
実行される。Ｂ選択フイールドは16BRAMレジ
スタのうちのどれがこの目的のためアドレス指定
されるのかを指示する。

BAフイールドによつて制御されるBALU５５
はＩバスの内容（24ビツト）をその出力に送るよ
うに条件付けられる。LBフイールドはＹレジス
タをロードするように指定するフイールドであ
る。

Ｙレジスタへの入力はBALUの出力であるの
で、これは選択BRAMの内容をＹレジスタに転
送する。

次の制御メモリステツプは、この場合、それが
例えば、32のDRAMロケーシヨンのうちの１つ
のロケーシヨンにあつても、その初めからオペラ
ンドをとる。DSフイールドは32のDRAMのうち
のどれがエネーブルされるかを選択する。

RBフイールドはＲバス上のDRAMをエネーブ
ルにする。SHフイールドはセレクタ２０を介し
てRAMバス−Ｏバス１７、シフト動作が行なわ
れないシフタ１９を介してＯバス−Ｗバス８４を
選択する。

LBフイールドは左半分のＷレジスタをロード
するため指定する。これはＷレジスタ２８の左半
分へＷバス８４の右の2/3をエネーブルするよう
にＷセレクタ（WS）２９を条件付けすることに
よつて実行される。Ｗレジスタはその左半分をロ
ードするようにエネーブルされる。

最後に、第３のフアームウエアステツプが実行
される。このフアームウエアステツプにおいて、
唯一の本質的動作はローカルバスフイールド、
LBフイールドがメモリへのローカルバス書込み
を指定することである。

これは、コマンド線としてこれがメモリ書込み
動作であるということをキヤツシユ／MMUに指
定するためにローカルバスに出されるＦビツトお
よびFKビツトを用いる。

そのアドレスはＹレジスタ２４からアドレスマ
ルチプレクサ２５を介してローカルバス９へ与え
られ、データはＷレジスタ２８からローカルバス
９へ付与される。

すべてのローカルバスを調停するキヤツシユ／
MMUメモリはこれをメモリ書込みサイクルとし
て認識し、アドレスを取り込み、それをマツピン
グし、データに伴うメモリにデータを送り、これ
はメモリ書込み動作であることをメモリシステム
に指示する。

CPUが実行できる典型的動作の第４番目のシ
ーケンスは倍精度オペランドは数ビツトを左ある
いは右にシフトされるということである。

２つのオペランドがBRAMにあると仮定する
と、第１のフアームウエアステツプはこれらの２
つのオペランドの右側をＱレジレスに転送し始め
る。これは次のように続行する。

BSフイールドはBRAM１２にこのオペランド
を含む１６のロケーシヨンの１つをアドレス指定
するように条件付けられる。RAMバス１３を制
御するＲバスフイールドはDRAM出力の代りに
BRAM出力を取るように条件付けられる。

SHフイールドは、セレクタをしてＯバスを動
作可能にし、その入力をＲバスから選択すること
によつて、セレクタ２０を介してＲバスをＯバス
に転送するように条件付けられ、Ｑレジスタおよ
びＷバスの両方ともＯバスの内容を受信すること
をまた指定し、それをロードするためにＱレジス
タをクロツクする。

これによつて、BRAMにアドレス指定された
オペランドはＱレジスタに転送される。

次のステツプはシフトが実行されるステツプで
ある。このステツプにおいて、BRAMに第２の
オペランドを含む２つのレジスタのうち１方はＢ
選択フイールドによつてアドレス指定される。

BRAMによつてRSフイールドを介してRAM
バス１３は動作可能にされる。それから、RAM
バスによつてセレクタ２０を介してＯバスは動作
可能にされる。

SHフイールドは、シフトはどちらの方向に、
どのくらいのビツト、実行されるべきかに依存し
て、いくつかの数値をとる。SHフイールドは１
ビツト、２ビツトあるいは４ビツトのいづれかの
左シフトあるいは右シフトを選択することができ
る。これらの場合において、Ｑレジスタ５０は３
２ビツトオペランドを生成し、Ｏバス１７の拡張
として接続されると考えられる。実際、それは40
ビツトのオペランドであるがしかしＯバスの左側
の８ビツトが無視される。この32ビツトオペラン
ドは特定のSHフイールドによつて指示されるよ
うに左あるいは右のどちらかにシフトされる。右
側の16ビツトはＱレジスタに復帰し、無視される
８ビツトと共に左側の16ビツトはＷバス８４に転
送される。

これはシフト距離に排他的制御を有するSHフ
イールドによつて制御される。

オペランドはＯバス１７からＷバス８４にシフ
トされ、ＱレジスタからＱレジスタにシフトバツ
クされると、SHフイールドによつて、Ｑレジス
タはシフトされたオペランドを再ロードする。

一方、同時にBWフイールドによつて、Ｗバス
はアドレス指定されたBRAMロケーシヨンに書
込まれる。したがつて、ＢレジスタおよびＱレジ
スタの内容はシフトされＢレジスタおよびＱレジ
スタに戻される。

このシフトに関連する特定のエンドエフエクト
は、これがオープンで、循環的であろうが算述的
シフトであろうが、CPUの制御フリツプフロツ
プの作用である。実際のシフト動作が実行される
このタイプのステツプはいろいろな組合せで実行
される。

すなわち、５ビツトだけ左にシフトされること
が望まれるならば、１ビツトだけ左にシフトされ
る結果得られるステツプは４ビツトだけシフトさ
れるステツプに続く。

例えば、右に３つだけシフトすることは２つだ
け右にシフトし、それから１つだけシフトする必
要がある。

最後のシフトが実行されたのち、すなわち、オ
ペランドがいま、アドレス指定されたBRAMロ
ケーシヨンおよびＱレジスタに正しく整列された
のち最後のステツプはシフトを行なわないし、そ
の代りＱレジスタの内容を最初にロードされる
BRAMロケーシヨンに戻す。これは次のように
実行される。

Ｉバスフイールドは、ＩバスはＱレジスタ（２
進“０”の８ビツトによつて拡張されたＱの16ビ
ツト）によつて駆動されることを指定する。

DALU１５はそれが変化しないＩバスを通る
ようにDAフイールドによつて制御される。

SHフイールドは、そればDALUを動作可能に
し、セレクタ２０を介してＯバス１７に対して変
化させないし、またシフタ１９を介してＷバス８
４に対して変化させないように選択される。

それから、フアームウエアワードのBWビツト
５０はＷバスからのBRAMのローデイングを条
件付けるようにセツトされ、BS（Ｂセレクト）ビ
ツトはシフトされたオペランドを受信すべきは
BRAMの16のロケーシヨンのうちのどれかを指
定するように条件付けられる。

これはすべて多数のフアームウエアステツプ、
例えば、３つあるいはそれ以上で行なわれる。

１つのステツプが40ビツトオペランドを生成す
るＱレジスタをロードするために使用され、その
オペランドのシフト動作を実行するのに１つある
いはそれ以上のステツプが、次に、動作を終了さ
せるためにＱレジスタの内容（右側の16ビツト）
をBRAMに戻すのに１ステツプが、必要である。

CPU１００はキヤツシユ／MMU１０３から命
令および16ビツトあるいは24ビツトオペランドを
受信しオペランドを操作することによつて命令を
実行するマイクロプログラム制御形24ビツトプロ
セツサである。この明細書はオペランドおよびメ
モリアドレスがＲバス１３およびＯバス１７を介
していろいろなソースからＷバス８４に転送され
るようにマイクロプログラム制御の下で、オペラ
ンドおよびメモリアドレスを再整列する装置を記
載する。

オペランドおよびメモリアドレスの整列装置は
第４図の96ビツトマイクロワードのSHシフトフ
イールドビツト８４〜８９に応動する。

第５図を説明する。オペランドおよびアドレス
はCPUのいろいろなソースからＷバス８４に転
送される。

第２図のDRAM１１およびBRAM１２の出力
はＲバス１３に転送され、マルチプレクサ信号
（MUX）２０−２および２０−４の入力端子１
に２４の信号RBUS08−31＋に加えられる。明細
書をより理解するために、信号がハイの時、＋記
号××××××＋を有する信号は論理“１”であ
る。信号がローのとき、−記号××××××−は
論理１である。DALU１５の出力信号DALU08
−31＋はMUX２０−２および２０−４の入力端
子１に加えられる。シフト間隔制御論理２２−１
２からの信号CRSHF0＋は制御メモリ８０の制
御ストアワードのビツト８４の状態を指示し、Ｒ
バス１３あるいはDALU15信号のどちらかを選
択するためにMUX２０−２および２０−４に加
えられる。

シフトエンド論理２２−８からの信号
SSTOOB−はMUX２０−２を動作可能し、信号
SSOBLF−はMUX２０−４を動作可能にする。
MUX２０−２および２０−４の出力、信号
OBSS08−31−はワイヤードオア端子１７−２を
通してＯバス１７に加えられる。QREG28−31−
信号がMUX２０−６を介して信号OBQR12−15
−としてＯバス１７にのせられるとき、信号
SSOBLF−は24ビツトあるいは３２ビツト演算
シフト動作中MUX２０−４を動作不能にする。

OBUS15−を通して信号OBUS12−を強制的に
論理“０”にする２進１ビツトは端子１に加えら
れ、信号FSHINI＋は端子０あるいは１を選択
し、信号OBQREN−はMUXを動作可能にする。
このシフトエンド動作は以下は述べる。

Ｐレジスタ２３の信号PCTR08−31＋およびＹ
レジスタ２４の信号YCTR08−31＋はMUX′S２
１の端子０および１のそれぞれに加えられる。

MUX′S２１の出力、信号OBYP08−31−はワ
イヤードオア端子１７−２を介してＯバス１７に
加えられる。

制御メモリ８０のシフトビツト８４の信号
CRSHFO＋はシフトエンド論理２２−８からの
信号YPTOOB−によつて動作可能にされる
MUX２１の端子０あるいは端子１のどちらかを
選択する。

Ｉレジスタ５７からドライバ２０−８および２
０−１０に加えられるフラグ信号はＯバス１７の
信号OBUS24−31−として現われる。Ｉレジスタ
５７はロードされ、これらの信号はソフトウエア
ブランチを始めるようにソフトウエアによつてテ
ストされる。ドライバ２０−８および２０−１０
はシフトエンド論理２２−８からの信号
RITOOB−によつて動作可能にされる。

信号OVFF24−として生じる信号RIOVFF＋
はオーバーフローフラグである。

信号OCYF26−として生じる信号RICRYF＋
はキヤリーフラグである。信号OBTF27−とし
て生じる信号のRIBITF＋はビツトテストの結果
を示すビツト操作フラグである。信号OAKF28
−として生じる信号RIACKF＋は入出力肯定応
答フラグである。信号OCTF29−として生じる信
号RICTRFは“より大きい”フラグである。

信号OLSF30−として生じる信号RILESF＋は
“より少ない”フラグである。信号OSNF31−と
して生じる信号RISNEF＋は不等符号フラグであ
る。

信号ZGND25−は論理“０”である。

Ｏバス１７は、MUX２１がＰレジスタ２３あ
るいはＹレジスタ２４のどちらかに記憶されたア
ドレスを選択するとき、２４のアドレスビツトを
シフタ１９に転送する。MUX２０−２および２
０−４がDALU15又はＲバス１３からのデータ
を選択するとき、Ｏバス１７は24ビツトを含むワ
ードあるいは16ビツトを含むワードをシフタ１９
に転送する。

シフタ１９によつて受信されるデータワードは
24データビツト、信号OBUS08−31−を含む。

信号CDBSD1＋、CDBSD2＋およびCDMSD0
＋は信号OBUS08−23−の０ビツト位置、１ビツ
ト位置、２ビツト位置あるいは４ビツト位置のど
ちらかを左あるいは右にシフトするためにシフト
間隔制御論理２２−１２からシフタ１９に加えら
れる。信号CDBSD1＋、CDBSD2＋および
CDRSD0は信号OBUS24−31−の０ビツト位置、
１ビツト位置、２ビツト位置るいは４ビツト位置
のどちらかを左あるいは右にシフトするようにシ
フタ１９に加えられる。

シフタの出力信号WBSH08−31は信号
WBUS08−31＋としてワイヤードオア８４−１
を介してＷバス８４に加えられる。

Ｑレジスタ５０からの信号QREG16−31−はＱ
シフタMUX５６に加えられる。

信号CDQSD0＋、CDQSD1＋およびCDQSD2
＋は信号QREC16−31−の０ビツト位置、１ビツ
ト位置、２ビツト位置あるいは４ビツト位置のど
ちらかを左あるいは右シフトするようにシフト間
隔制御論理２２−１２からＱシフタMUX５６に
加えられる。

ＱシフタMUX５６の出力信号はＱレジスタに
蓄積される。Ｑレジスタ５０の出力信号QREG16
−31−はドライバー５４を介してＩバスに転送さ
れる。

OBUS16−31−信号は、典型的に倍精度演算命
令の実行中、Ｑレジスタ５０に蓄積するためにシ
フタMUX５６に加えられる。

次の制御メモリ８０のサイクルで、32ビツトオ
ペランドはシフタMUX１９およびＱシフタ
MUX５６を通してシフトされる。左シフト中、
シフトエンド論理２２−８は信号OBUS32−33−
を発生することによつてＱレジスタ５０からシフ
タMUX１９に信号QREG16−17−をシフトす
る。信号QREG18−19−は左シフトのため直接シ
フタMUX１９に加えられる。循環左シフトのた
めに、シフトエンド論理２２−８は信号QLSH32
−35−としてMUX５６に信号OBUS16−19−を
シフトする。

右シフトのため、シフタ間隔制御論理２２−１
２が１ビツト、２ビツトあるいは４ビツト右シフ
トを指示するとき、信号OBUS28−〜OBUS31−
のうちの１つあるいはそれ以上の信号はＱシフタ
MUX５６によつて選択される。

XBレジスタ５８はＱシフタMUX５６からの
QMUX16−19−信号を受信する。

アドレス形成中、例えば、第２図のBRAM１
２に蓄積されたアドレスワードはDRAM１１に
蓄積されたインデツクスワードに加算され、合計
はＹレジスタ２４に蓄積される。

オペランドの大きさに依存して、インデツクス
値はアドレスワードを整列するためにシフトされ
る。もし右にシフトされるならば、アドレスワー
ドの右端をシフト・オフするインデツクスの残り
はXBレジスタ５８に蓄積される。

続いて４つの出力信号XBREG0−〜XBREG3
−はデコーダ５９にデコードされ、信号
HEXD16−〜HEXD31−およびＱシフタMUX５
６を介してＱレジスタ５０に蓄積される。

XBレジスタ５８は制御メモリ８０のGPフイ
ールド（第４図）からの制御信号XBCLOK＋に
よつて動作可能にされる。

信号SZTOWB＋はシフタMUX１９を動作可
能にするために制御メモリ８０のビツトSH８６，
８７および８９によつてシフトエンド論理２２−
８から発生される。

第６図を説明する。

シフト間隔制御論理２２−１２はシフトの状
態、ビツト８４〜８９（第４図）のそれぞれを指
示する制御メモリ８０から６つの信号CSSHF0＋
〜CSSHF5＋を受信する。

信号CSSHF0＋〜CSSHF5＋はCPU１００か
らのクロツク信号MCLOCKの立上りで６つのフ
リツプフロツプ２２−１４〜２２−１９のそれぞ
れをセツト条件にする。

シフトレフト・フリツプフロツプ２２−２０
は、論理“１”である信号CSDSMO＋および
CSDSM1＋がアンドゲート２２−２８に加えら
れるとき、クロツク信号MCLOCK−の立上りで
シフトレフト動作を指示するようにセツトされ
る。これによつて、シフトレフトは強制的に信号
SHFLFT＋をシフトレフト・フリツプフロツプ
２２−２０のセツト信号である論理“１”にす
る。

シフトレフトフリツプフロツプは、信号
CSDSM0＋あるいはCSDSM1＋のどちらかが論
理“０”の時または、両方の信号が右シフトを指
示する論理“０”であるとき、クロツク信号
MCLOCK＋の立上りでリセツトされる。

第５図のシフタMUX１９は３つのセクシヨン
に分割される。Ｌセクシヨン８ビツト位置８〜１
５を指示し、Ｍセクシヨンは８ビツト位置１６〜
２３を指示し、Ｒセクシヨンは８ビツト位置２４
〜３１を指示する。

信号CDBSD1＋、CDBSD2＋およびCDMSD0
＋シフタMUX１９のＬセクシヨンおよびＭセク
シヨンへのシフトを制御し、信号CDBSD1＋、
CDBSD2＋およびCDRSD0＋はシフタMUX１９
のＲセクシヨンへのシフトを制御する。

これらの信号はドライバ２２−４６あるいはド
ライバ２２−４８によつてシフタMUX１９に加
えられる。

シフトがフアームウエアワードから制御される
とき、ドライバ２２−４８は論理１であるナンド
ゲート２２−４０の出力信号SHFDIR−によつ
て選択される。

信号CRSHF2−が論理“１”で、信号
CRSHF3＋およびCRSHF4＋のうち論理“０”
のものが１つ以上あるときはSHFDIR−は論理
“１”である。それはフリツプフロツプ２２−１
６，２２−１７および２２−１８のそれぞれの出
力信号である。

信号CDBSD2＋は、フリツプフロツプ２２−
１９がセツトされると、ドライバ２２−４８に加
えられる信号CRSHF5＋によつて発生される。

アンドゲート２２−３８に加えられる信号
CRSHF2＋およびCDSHR4＋が論理“１”であ
るとき、信号CDBSD1＋が発生される。

ノア／アンドゲート２２−３０の出力信号
CDSHF4＋はブール式に応答して論理“１”で
ある。

CDSHF4＋＝（−＋4−） （＋＋4＋＋5＋） （4−＋5−） 論理“１”である信号CDMSD0＋は下記のよ
うに発生される。

論理“１”であるノアゲート２２−３２に加え
られる信号CRSHF3＋あるいはSHFLFT＋によ
つて、信号CDSHF3−は強制的に論理“０”に
する。インバータ２２−３６は論理“１”である
信号CDMSD0＋を発生するために論理“１”で
ある信号CDSHF3＋を発生する。

論理“１”である信号CDRSD0＋は次のよう
に発生される。ノアゲート２２−３４に加えられ
る論理“０”である信号CDSHF3−あるいは
CRSHF2＋は論理“１”である信号CDSH23＋
を発生する。

これによつて、ドライバ２２−４８の出力信号
CDRSD0＋は強制的に論理“１”にする。

ドライバ２２−４２および２２−４４はＱシフ
タMUX５６の制御信号CDQSD0＋、CDQSD1＋
およびCDQSD2＋を発生する。

ドライバ２２−４４は論理“１”である信号
SHFDIR−によつて動作可能にされる。

論理“１”である信号CDSHF3＋によつて、
信号CDQSD0＋は強制的に論理“１”にする。
論理“１”である信号CDSHF4＋によつて、信
号CDQSD1＋は強制的に論理“１”にする。

論理“１”である信号CRSHF5＋によつて、
信号CDQSD2＋は強制的に論理“１”にする。

F′レジスタ７６からの信号によつてアドレス指
定されたPROM（図示されていない）からの信号
ODSIZ1＋、ODSIZ2＋およびODSIZ4＋は論理
“０”である信号SHFDIR−によつてイネーブル
されるドライバ２２−４２および２２−４６に加
えられる。

これらの信号はＱシフタMUX５６に加えられ
るドライバ２２−４４から制御信号CDQSD2＋、
CDQSD1＋およびCDQSD0のそれぞれを発生し、
ドライバ２２−４６からシフタMUX１９に印加
される信号CDBSD2＋、CDBSD1＋、CDMSD0
およびCDRSD0＋のそれぞれを発生する。

信号ODSIZ1＋、ODSIZ2＋およびODSIZ4＋は
CPU１００によつて処理されるオペランドのタ
イプを表めす２進数を指示する。ビツトオペラン
ドを処理する命令の結果、２進コード001が得ら
れる。すなわち、信号ODSIZ1＋は論理“１”
で、信号ODSIZ2＋およびODSIZ4＋は論理“０”
である。デイジツトオペランド（４ビツト）を処
理する命令の結果、２進コード010が得られる。

半ワードオペランド（８ビツト）に対しては、
２進コードは011である。

１ワードオペランド（16ビツト）に対しては、
２進コードは100である。

２ワードオペランド（32ビツト）に対しては、
２進コードは101である。４ワードオペランド
（64ビツト）に対しては、２進コードは110であ
る。これらの信号ODSIZ1〜ODSIZ4＋は以下に
述べる。

信号CRSHF0＋はMUX２０−２およびMUX
２１の選択端子に加えられる。信号ODSIZI＋、
ODSIZ2＋およびODSIZ4の発生および機能は共
同係属関連出願「中央処理装置における識別子語
のデータタイプフイールドを使用することによつ
て拡張された整数命令のマイクロプログラム制
御」に記載されている。

第７図を説明する。

シフトエンド論理２２−８は右にシフトされる
ようにオペランドあるいはアドレスワードの左端
でのデータビツトあるいはアドレスビツトの取替
えおよびシフトエンド論理２２−８の制御信号
FSHINI＋およびFSHIN2＋の機能として左にシ
フトされるようにオペランドあるいはアドレスワ
ードの右端でのビツトの取替えを制御する。

シフトエンド論理２２−８はまたシフタMUX
１９とＱシフタMUX５６間のデータあるいはア
ドレスビツトのシフト動作を制御する。

シフトエンド論理２２−８によつて制御される
４つのシフトのタイプがある。すなわち、24ビツ
ト演算、32ビツト演算、32ビツト循環および32ビ
ツトオープン。24ビツト演算シフトはＯバス１７
とＷバス８４間で行なわれる。

信号OBUS08−31−によつて表わされる24ビツ
トはシフトされ、信号WBUS08−31＋によつて
表われる24ビツトとして生じる。

右演算シフトと仮定する。最も左側のビツト
OBUS08−は符号ビツトと仮定する。＋符号は２
進“０”、−符号は２進“１”である。オペランド
あるいはアドレスワードが右にシフトされるの
で、符号ビツトはそれがシフトされる各ビツト位
置に反復される。

例えば、オペランド24ビツト長は−符号を有
し、左端が1001…である。

２ビツトを右にシフトする結果、Ｗバス８４に
1111001…が得られる。

最も右側の２ビツトは消滅する。左の演算シフ
ト中、符号ビツトは消え、オペランドの右端は２
進０にされる。

右循環シフト中、オペランドの右端からこぼれ
たビツトはオペランドの左端のビツトと取替えら
れるために使用される。左循環シフト中、オペラ
ンドの左端からこぼれたビツトはオペランドの右
端で空いたビツト位置に蓄積される。

32ビツトシフト動作中、16ビツトはＱレジスタ
５０に蓄積され、32ビツトオペランドのうち残り
の16ビツトがシフタMUX１９のＭ部およびＲ部
に送られる同じサイクル中、ＱシフタMUX５６
に送られる。

右シフト中、２進ビツトはシフタMUX１９の
右端からＱシフタMUX５６の左端に送られる。

同様に、左シフト中、２進ビツトはＱシフタ
MUX５６の左端からシフタMUX１９の右端に
送られる。

GPフイールドの制御メモリ８０（第４図）の
ビツトによつて発生された信号FSHIN1＋および
FSHIN2＋はインバータ２２−８２および２２−
８０のそれぞれで反転され、信号FSHIN1−およ
びFSHIN2−としてデコーダ２２−８４の入力に
加えられる。デコーダ２２−８４の出力信号
CDOPEN−、CDCIRC−、CDAR32−および
CDAR24−は第５図のドライバ２０−８および
２０−１０に加えられるソフトウエアビジブルフ
ラグの発生を制御するためにＩレジスタ５７に加
えられる。

論理“０”である信号FSHIN1−および論理
“１”である信号FSHIN2−は左あるいは右循環
シフトを指示する信号CDCIRC−を選択する。論
理“１”である信号CDCIRC−はＯバス１７の信
号OBUS17−、OBUS18−およびOBUS19−のそ
れぞれに応動するようにナンドゲート２２−９
２、２２−９４および２２−９６を条件付ける。
また、論理“１”である信号FSHIN1−および論
理“１”である信号FSHIN2＋は信号SHENDQ
＋およびナンドゲート２２−７８を介して信号
QLSH32−を発生するために信号OBUS16−に応
動するようにノア／アンドゲート２２−７６を条
件付ける。

この結果、シフタMUX１９のビツト位置１６
からＱシフタMUX５６のビツト位置に左循環シ
フトされる。

ＱシフタMUX５６のビツト位置１６からシフ
タMUX１９のビツト位置への左シフトは１ビツ
トおよび２ビツト左シフトするために信号
QREG16−およびQREG17−からの信号OBUS32
−およびOBUS33−を発生するためにナンドゲー
ト２２−６４に加えられる信号QRLDEN−によ
つて条件付けられる。

４ビツト左にシフトするために、信号QREG18
−およびQREG−はシフタMUX１９のビツト位
置３０および３１のそれぞれに直接加えられる。

フアームウエアだけが１ビツトあるいは２ビツ
トの左シフトを要求し、24ビツト左シフト動作中
４ビツトの左シフトを決して要求しないので、信
号QREG1６−およびQREG17−は、イネーブル
されないＱレジスタ５０で24ビツト左にシフト中
シフタMUX１９のビツト位置３０および３１を
強制的に２進“０”にするようにナンドゲート２
２−６４および２２−６６によつて制御される。

信号QRLDEN−はノア／アンドゲート２２−
６０、信号QRLDEN＋およびインバータ２２−
６２を介してフアームウエア信号CRSHF1−、
CRSHF2−およびCRSHF5−から発生される。
ナンドゲート２２−９８に加えられた信号
QRLDEN＋およびCPU１００からのクロツク信
号MCX000−はＱシフタMUX５６の出力と共に
Ｑレジスタ５０をロードするためのロード信号
QRLOAD−を発生する。

32ビツト長を右に循環シフトあるいは右にオー
プンシフトするため論理“１”である信号
CRSHF1＋およびFSHIN2＋はMUX２０−６を
イネーブルする信号OBQREN−を発生するため
ナンドゲート２２−８８に加えられる。

循環シフトのため論理“０”である信号
FSHIN1＋は信号OBQR12−15−、ワイヤードオ
ア１７−２およびOBUS12−15−を介して信号
QREG28−31−をＯバス１７に転送する。

右オープンシフトのため信号FSHIN1＋が論理
“１”であるならば、信号OBUS12−15−は強制
的に論理“０”にされる。

したがつて、右循環シフト中ＱシフタMUX５
６のビツト位置３１からシフトするビツトは信号
WBUS１６＋で起動してＷバス８４上に生じる。
例えば、２ビツト右にシフトするため、Ｑシフタ
MUX５６の位置３０および３１における２進ビ
ツトはシフタMUX１９のビツト位置１４および
１５に転送され、信号WBUS16＋および
WBUS17＋にシフトされる。

２ビツト右にオープンシフト中、２つの２進
“０”は信号WBUS16＋およびWBUS17＋を強制
的に２進“０”にするようにシフタMUX１９を
通してシフトされる。

MUX２０−２はノアゲート２２−６８からの
信号によつてイネーブルされ、MUX２１はナン
ドゲート２２−７０からの信号YPTOOB−によ
つてイネーブルにされる。

ナンドゲート２２−７２はドライバ２０−８お
よび２０−１０をイネーブルするように信号
RITOOB−を発生する。

第８図を説明する。24のマルチプレクサ、
MUX１９−８〜１９−３１は第５図のシフタ
MUX１９を形成する。

これらのマルチプレクサはＯバス１７をＷバス
８４に結合する。MUX１９−８〜MUX１９−
３１はＯバス１７の信号OBUS08−31−を受信
し、第１０図に示されているように選択信号
CDBSD1＋、CDBSD2＋、CDMSD0＋および
CDRSD0＋によつて指定されるように左あるい
は右に信号の０ビツト位置、１ビツト位置、２ビ
ツト位置あるいは４ビツト位置のどちらかシフト
する。選択信号CDBSD2＋およびCDBSD1＋は
MUX１９−１８〜１９−３１の選択端子１およ
び２のそれぞれに加えられる。選択信号
CDMSD0＋はMUX１９−８〜MUX１９−２３
に選択端子４に加えられ、選択信号CDRSD0＋
はMUX１９−２４〜MUX１９−３１の選択端
子４に加えられる。

選択信号CDBSD2＋およびCDBSD1＋が論理
“０”であるとき、シフタMUX１９はスワツプ
モード、すなわちツウインモードかあるいはスト
レート・スルモードである。

第１０図を説明する。“Ｌ”はビツト位置８〜
１５であり、“Ｍ”はビツト位置１６〜２３であ
り、“Ｒ”はビツト位置２４〜３１（左、真中、
右）である。

第１０図のｈ行に示されているようにスワツプ
モードで、信号CDMSD0＋およびCDRSD0＋は
論理“０”であるとき、信号OBUS24−31−は
MUX１９−８〜MUX１９−２３のそれぞれの
端子０に加えられ、またMUX１９−１６〜１９
−２３のそれぞれの０端子に加えられる。

信号OBUS08−15はMUX１９−２４〜１９−
３１のそれぞれに加えられる。

これらの信号はMUX１９−８〜１９−３１を
通つてＷバス８４の信号WBUS08−31＋（RRM
→LMR）に達する。

第１０図のｉ行に示されているように、選択信
号CDMS0＋が論理“０”で、選択信号CDRSD0
＋が論理“１”であるとき、信号OBUS24−31−
はMUX１９−８〜１９−１５の０端子のそれぞ
れに、MUX１９−１６〜MUX１９−２３の端
子０のそれぞれに、MUX１９−２４〜１９−３
１の端子４のそれぞれに、加えられ、Ｗバス８４
にRRRとして生じる。半ワードオペランドの命
令を実行するとき、これはバイト操作をするため
にCPU１００をイネーブルする。

Ｏバス信号OBUS08−は、２進“０”が＋符号
を指示し、２進“１”が−符号を指示する符号ビ
ツトを指示する。

符号ビツト信号OBUS08−はMUX１９−８の
端子１，２，３および４、すなわちMUX１９−
９の端子１，２および３、MUX１９−１０の端
子１および２、MUX１９−１１の端子１および
MUX１９−１２の端子１、に加えられる。

MUX１９−８〜１９−１２の端子５，６ある
いは７が作動しているので、左シフトの結果、符
号ビツトは消滅する。１ビツト左へシフト中、端
子５はＯバス１７の信号OBUS09−〜OBUS13−
をＷバス８４の信号WBUS08＋〜WBUS12のそ
れぞれに転送することによつて作動される。

端子６は、２ビツト左へシフト中、信号
OBUS17−〜OBUS14−をＷバス８４の信号
WBUS08＋WBUS12＋のそれぞれに転送するこ
とによつて作動される。

端子７は、４ビツト左へシフト中、信号
OBUS12−〜OBUS16−をＷバス８４の信号
WBUS08＋〜WBUS12＋のそれぞれに転送する
ことによつて作動される。

１ビツト位置、２ビツト位置あるいは４ビツト
位置の右シフト中、符号はシフトされるビツト位
置数に対して反復される。

１ビツト右シフトに対して、端子３はMUX１
９−８およびMUX１９−９を通して符号ビツト
信号OBUS08−、MUX１９−１０〜MUX１９
−１２のそれぞれを通して信号OBUS09−〜
OBUS11−を転送することによつて作動される。

２ビツト右シフトに対しては、端子２は符号ビ
ツト信号OBUS08をMUX１９−８〜MUX１９
−１０を通しておよび信号OBUS09−および
OBUS10−をMUX１９−１１およびMUX１９
−１２のそれぞれを通して転送するとき作動され
る。

４ビツト右シフトに対して、端子１はMUX１
９−８〜MUX１９−１２を通して符号ビツト信
号OBUS08−をおよびMUX１９−１３を通して
信号OBUS09−を転送するとき作動される。

４ビツト右オープンシフト中（第１０図の第ａ
行）、MUX１９−８〜MUX１９−３１の端子は
作動され、信号OBUS09−〜OBUS27−はMUX
１９−１３〜MUX１９−３１によつてＷバス８
４の信号WBUS13＋〜WBUS31＋にシフトされ
る。

符号ビツト信号OBUS08−は信号WBUS08＋
〜WBUS12＋に転送される。

信号OBUS12−〜OBUS15−は論理“１”入力
端子１を選択するMUX２０−６によつて強制的
に論理“０”にされるので、信号WBUS16＋〜
WBUS19＋は強制的に論理“０”にされる。信
号OBUS28−〜OBUS31−はなくなる。

４ビツト左オープンシフト中（第１０図の第ｇ
行）、MUX１９−８〜１９−３１の端子７はア
クテイブである。信号OBUS12−へ信号OBUS31
−はMUX１９−８〜MUX１９−２７によつて
Ｗバス８４の信号WBUS08＋WBUS27＋にシフ
トされる。信号OBUS08−〜OBUUS12−はなく
なる。

MUX１９−２８〜MUX１９−３１の端子７
のそれぞれに加えられる信号OBUS32−、
OBUS33−、QREG18−およびQREG19−は、強
制的に信号WBUS28＋〜WBUS31＋を論理“０”
にするとき、論理“０”である。

論理“１”であるナンドゲート22−64および22
−66への入力信号QRLDEN−（第７図）によつ
て、信号OBUS32−およびOBUS33−を強制的に
論理“０”にする。

また、論理“１”であるナンドゲート２２−９
８の出力信号QRLOAD−はＱレジスタ５０のロ
ードを防ぎ、出力信号QREG18−およびQREG19
−を強制的に論理“１”にすることを防ぐ。

２ビツトおよび１ビツト左オープンシフト（第
１０図における第ｆ行および第ｅ行）は４ビツト
左オープンシフトと同じ方法で作動する。

２ビツト左オープンシフト中、MUX１９−８
〜MUX１９−３１の端子６は作動さ、１ビツト
左オープンシフト中、端子５は作動される。

同様に、２ビツトおよび１ビツト右オープンシ
フトに対して（第１０図における第ｂ行および第
ｃ行）、MUX１９−８〜MUX１９−３１の端子
２および３のそれぞれは作動される。

第９図を説明する。

ＱシフタMUX５６は16のマルチプレクサ、
MUX５６−１６〜MUX５６−３１を含む。

Ｑレジスタ５０およびＱシフタMUX５６は、
右シフト動作実行中、シフタMUX１９の16ビツ
トの拡張である。

シフト選択制御信号CDQSD2＋、CDQSD1＋
およびCDQSD0はシフト間隔制御論理２２−１
２で発生され、MUX５６−１６〜MUX５６−
３１の１選択端子、２選択端子および４選択端子
のそれぞれに加えられる。

第６図から、信号CDQSD2＋およびCDBSD2
＋は機能的に同一で、信号CDQSD0＋および
CDMSD0＋は機能的に同一である。しかしなが
ら、信号CDQSD1＋およびCDBSD1＋は機能的
に同一でない。

論理“０”である信号CDQSD2＋、CDQSD1
＋およびCDQSD0＋は、アドレス発生動作中、
QMUX16−QMUX31−を介してデコーダの出力
信号HEXD16−31−（第５図）をＱレジスタにロ
ードするためMUX５６−１６〜MUX５６−３
１の０端子を選択する。

論理“０”である信号CDQSD2＋および
CDQSD1＋と論理“１”である信号CDQSD0＋
はＯバス１７をロードするためにMUX５６−１
９〜５６−３１の端子４を選択する。

信号OBUS16−〜OBUS31−はＱレジスタ50に
直接ロードする。

MUX１９−８〜MUX１９−３１におけるよ
うに、制御信号CDQSD2＋、CDQSD1＋および
CDQSD0＋は４ビツト右シフトに対してはMUX
５６−１６〜MUX５６−３１の端子１，２ビツ
ト右シフトに対しては端子２，１ビツト右シフト
に対して端子３，１ビツト左シフトに対しては端
子５，２ビツトシフトに対して端子６，４ビツト
左シフトに対しては端子７、を選択する。

32ビツト右オープンシフトあるいは循環シフト
動作中、シフタMUX１９の右端はQMUX５６
の左端に結合される。信号OBUS28−、OBUS29
−、OBUS30−およびOBUS31−は４ビツト右シ
フト動作に対してMUX５６−１６〜MUX５６
−１９の端子１のそれぞれに加えられる。

この結果、信号OBUS28−〜OBUS31−はＱレ
ジスタ５０の入力信号QREG16−〜QREG19−の
それぞれに生じる。

信号OBUS30−およびOBUS31−は２ビツト右
シフト動作に対してMUX５６−１６および
MUX５６−１７の端子２に加えられる。信号
OBUS31−は１ビツト右シフト動作に対して
MUX５６−１６の端子３に加えられる。

32ビツトオープン動作、演算あるいは循環左シ
フト動作中、信号OBUS32−、OBUS33−、
QREG18−およびQREG19−は４ビツト左シフト
動作に対してはMUX１９−２８〜MUX１９−
３１の端子７のそれぞれに加えられる。

前記のように、第７図を説明する。

Ｑレジスタ５０が動作可能とされると、信号
QRLDEN−は信号QREG16−およびQREG17−
のそれぞれから信号OBUS32−およびOBUS33−
を発生するようにナンドゲート２２−６４および
２２−６６をイネーブルにする。

これはＷバス８４の信号WBUS28＋〜
WBUS31＋に信号QREG16−〜QREG19−をの
せる。同様に、信号OBUS32−およびOBUS33−
は２ビツト左シフト動作に対してMUX１９−３
０およびMUX１９−３１の端子６に加えられ、
信号OBUS32−は１ビツト左シフト動作に対して
MUX１９−３１の端子５に加えられる。

32ビツトシフト動作中、信号QLSH32−、
QLSH33−、QLSH34−およびQLSH35−は４ビ
ツト左シフトに対してMUX５６−２８〜MUX
５６−３１の端子７に加えられる。

第７図を説明する。DALU１５からの信号
OBUS16−又は信号DALU08＋は信号QLSH32−
を発生する。

論理“１”である信号MISCIA＋は信号
QUOBIT−を発生するように排他的オアゲート
２２−７４に加えられる。

乗算又は除算実行中、信号QUOBIT−は、１
ビツト左シフト動作中MUX５６−３１の端子５
に信号QLSH32−のような信号を加えるように作
動される。

商を展開するとき、信号QUOBIT−は部分積
の符号又は減算結果の符号を指示する。

信号FSHIN2−およびFSHIN2＋は信号
OBUS16−あるいはQUOBIT−のどちらかを選
択するためにノア／アンドゲート２２−７６を制
御する。

論理“０”である出力信号SHENDQ−は信号
QLSH32−を発生するようにナンドゲート２２−
７８をイネーブルにする。ナンドゲート２２−９
２，２２−９４および２２−９６は信号OBUS17
−、OBUS18−およびOBUS19−のそれぞれから
信号QLSH33−、QLSH34−およびQLSH35−を
発生するようにデコーダ２２−８４からの信号
CDCIRC−によつてイネーブルされる。これは４
ビツト循環左シフト中信号QMUX28−〜
QMUX31−を介して信号OBUS16−〜OBUS19
−をＱレジスタに転送する。

同様に、信号QLSH32−およびQLSH33−は２
ビツト循環左シフト動作に対してMUX５６−３
０およびMUX５６−３１の端子６に加えられ、
信号QLSH32−は１ビツト循環シフト動作に対し
てMUX５６−３１の端子５に加えられる。ソフ
トウエア・ビジブル・フラグを含むＩレジスタ５
７の内容はドライバ２０−８および２０−１０を
介してＯバス１７の信号OBUS24−〜OBUS31−
に加えられ、MUX１９−１５〜MUX１９−２
３およびＷバス８４の信号WBUS16＋〜
WBUS31＋に対して転送するためMUX１９−２
４〜MUX１９−３１の端子０に加えられる。信
号WBUS08＋〜WBUS15＋はこの動作に対して
重要でない。

MUX２０−６に加えられる論理“０”である
信号FSHIN1＋およびOBQREN−と共に、32ビ
ツト循環右シフト動作に対して、信号QREG28−
〜QREG31−はワイヤードオア１７−２および信
号OBQR12−15−を介してＯバス１７の信号
OBUS12−〜OBUS15−のそれぞれにMUX２０
−６（第５図）を通して加えられる。１ビツト循
環右シフトに対して、信号QREG31−は信号
OBUS15−を介してＷバス８４の信号WBUS16
＋およびMUX１９−１６の端子３に加えられ
る。

２ビツト循環右シフトに対して、信号QREG30
−およびQREG31−はＷバス８４の信号
WBUS16＋およびWBUS17＋に転送するため
MUX１９−１６およびMUX１９−１７の端子
２に加えられる信号OBUS14−およびOBUS15−
を発生する。

４ビツト循環右シフトに対して、信号QREG28
−〜QREG31−はＷバス８４の信号WBUS16＋
〜WBUS19＋に転送するためMUX１９−１６〜
MUX１９−１９の端子１に加えられる信号
OBUS12−〜OBUS15−を発生する。

32ビツト右オープンシフトに対して、論理
“１”である信号FSHINIはMUX２０−６の端子
１を選択する。

端子１に加えられる高信号によつて、OBUS12
−〜OBUS15−信号を強制的に論理“０”にす
る。それによつて、MUX１９−１６の端子３、
MUX１９−１６およびMUX１９−１７の端子
２およびMUX１９−１６〜MUX１９−１９の
端子１を１ビツト右オープンシフト、２ビツト右
オープンシフト又は４ビツト右オープンシフトの
それぞれに対して強制的に論理“０”にする。

ナンドゲート２２−８８の出力信号OBQREN
−（第７図）は信号CRSHF1＋およびFSHIN2＋
によつて論理“０”に強制的にされる。それによ
つて、MUX２０−６を動作可能にする。これは
信号を強制的に論理“１”にすることによつて
MUX２０−４を動作不可能にする。

Ｐレジスタ２３の信号PCTR08−31＋および
YCTR08−31＋信号は信号YPTOOB−によつて
動作可能にされる16のMUX２１の端子０および
１のそれぞれに加えられる。

信号YPTOOB−はナンドゲート２２−７０に
加えられるシフト信号CRSHF2−、CRSHF3＋
およびCRSHF4−によつて発生される。シフト
信号CRSHF0＋はMUX２１の０端子又は１端子
を選択する。出力信号OBYP08−31はワイヤー
ドオア１７−２およびＯバス１７を介してシフタ
MUX１９に加えられる。その信号はシステムバ
ス１０５（第１図）にデータを伝送されるような
アドレスでＰレジスタ２３又はＹレジスタ２４か
らの内部アドレスを整列するために左に１ビツト
位置シフトすることなくしてＷバス８４に転送さ
れる。

シフタMUX１９およびＱシフタMUX５６は
メモリ１０６に蓄積されオペランドのアドレスロ
ケーシヨン展開に使用される。

そのアドレスはBRAM１２に蓄積されるベー
スアドレスにスケールされるDRAM１１に蓄積
されるインデツクス値を加算し、Ｙレジスタ２４
にその結果を蓄積することにつて展開される。

インデツクス値はＲバス１３上にシフタMUX
１９のビツト位置の右（もしオペランドが１ワー
ド長より大きいならば）又は左（もくオペランド
が１ワード長より小さいならば）に整列されたワ
ードアドレス２進点で生じる。もし第１０図に示
されているようにオペランドが数ビツトからなる
ならば、インデツクス値は４ビツト位置右にシフ
トされる。もしオペランドが４ビツトデイジツト
又は８ビツト半ワードからなるならば、インデツ
クス値は２ビツト位置あるいは１ビツト位置右に
それぞれシフトされる。シフトアウトされたイン
デツクス値ビツトは選択されたデイジツト又は半
ワードのオペランド内の位置を指示する。

２ワード又は４ワードに対して、インデツクス
値は１ビツト位置左へ又は２ビツト位置左へそれ
ぞれシフトされる。インデツクス値の最も右側の
位置は１つの０ビツト又は２つの０ビツトに強制
的にされる。

例えば、オペランドが数ビツトからなると仮定
する。フアームウエアはインデツクス値のスケー
ルされたシフトを指示する。

ドライバ２２−４２およびドライバ２２−４６
に加えられた信号ODSIZ4＋、ODSIZ2＋および
ODSIZ1＋は、選択信号CDBSD2＋および
CDQSD2＋を強制的に論理“１”にし、選択信
号CDRSD0＋、CDQSD0＋、CDBSD1＋、
CDQSD1＋およびCDMSD0＋を強制的に論理
“０”にする。それによつて、MUX１９−８〜
MUX１９−３１およびMUX５６−１６〜MUX
５６−３１の端子１を選択する。

これはＹレジスタ２４に蓄積するためのＷバス
８４のインデツクス値の信号OBUS08−〜
OBUS27−をシフトし、XBレジスタ５８（第５
図）に蓄積するためMUX５６−１６〜MUX５
６−１９を通して信号OBUS28−〜OBUS31−を
シフトする。

信号XBREG0＋〜XBREG3＋はまた、第２の
フアームウエアサイクルで４対16のデコーダ５９
に加えられる。

出力信号HEXD16−31はMUX５６−１６〜
MUX５６−３１の端子０を介してＱレジスタ５
０に蓄積され、次く第３のフアームウエアサイク
ルで、Ｉバス１４に送り出される。

４デイジツトのうちの１ワードを含むオペラン
ドは２ビツト位置の右シフトを発生する。

信号OBUS30−およびOBUS31−はXBレジス
タ５８に蓄積するためMUX５６−１６および
MUX５６−１７の端子２に加えられる。デコー
ダ５９は、オペランドワードの１デイジツトを選
択するＱレジスタ５０に蓄積するため４つの信号
のうちの１つの信号を発生する。

同様に、21/2ワードのうちの１ワードを含むオ
ペランドは１ビツト位置右へのシフトを発生す
る。

その結果、デコーダ５９で半ワードを選択する
２つの信号のうちの１つの信号を発生する。

１ワードのためのインデツクス値はシフトされ
ないが、２ワードのためのインデツクス値は１ビ
ツト左にシフトされ、４ワードのためのインデツ
クス値は２ビツト左にシフトされることが第１０
図からわかる。左にシフトする結果、２進０ビツ
トが１ビツト左へシフトするためのMUX１９−
３１の端子５の信号OBUS32−およびMUX１９
−３１の信号OBUS32−およびOBUS33−を介し
てインデツクス値の右端にシフトされる。

MUX１９−０８〜MUX１９−３１は74S251
回路で、MUX５６−１６〜MUX５６−３１は
74S151回路である。イネーブル端子Ｆに加えら
れる信号SZTOWB＋によつて動作不可能にされ
るとき、74S251回路は高インピーダンス出力を
有する。

74S151回路は論理“０”である接地信号によ
つてイネーブルされる。Ｑレジスタ５０は
74S374回路である。

MUX２０−２，２１および２０−４は74S258
回路であり、MUX２０−６は74S257回路であ
る。ドライバ２０−８および２０−１０は
74S240回路である。ドライバ２２−４２、２２
−４４、２２−４６および２２−４８は74S121
回路である。フリツプフロツプ２２−１４〜２２
−２０は74S74回路である。

本発明の好ましい実施例について記載したが、
当業者は、多くの変更および修正が記載した発明
に影響を及ぼすかもしれないが、なお、特許請求
の範囲に記載した発明の範囲内にあることがわか
る。

したがつて、前記に示されている構成要素の多
くは同じ結果を提供し、特許請求の範囲に記載し
た発明の精神内にある相異る構成要件によつて変
更され、取替えられる。

したがつて、本発明は特許請求の範囲の範囲に
よつて示されるようにのみ本発明を限定するもの
である。

【図面の簡単な説明】

本発明の特徴である新規の機能は特許請求の範
囲に詳細に述べられている。しかしながら、本発
明の構成および動作は添付図面と共に下記の説明
を参照することによつてよく理解されるであろ
う。第１図は本発明の装置が含まれるシステムの
全体的なブロツク図である。第２図は本発明の中
央処理装置の詳細なブロツク図である。第３図は
本発明の中央処理装置の演算装置に対する接続の
詳細図である。第４図は本発明の中央処理装置に
含まれる制御メモリのロケーシヨンの構成の詳細
図である。第５図は桁送り装置の論理ブロツク図
である。第６図はシフト距離制御論理２２−１２
の論理図である。第７図はシフトエンド論理２２
−８の論理図である。第８図はシフタマルチプレ
クサ１９の論理図である。第９図はＱシフタマル
チプレクサ５６の論理図である。第１０図はシフ
トマルチプレクサ１９に加えられる入力制御選択
信号のための出力シフト信号を示しているテーブ
ルである。 １００……中央処理装置（CPU）、１０１……
科学命令処理装置（SIP）、１０２……商用命令
処理装置、１０３……キヤツシユ／MMU装置、
１０５……電気システムバス、１０６……メモリ
モジユール、１０７……入出力（Ｉ／Ｏ）コント
ローラ、１０８……Ｉ／Ｏ装置。

Claims (1)

1. 【特許請求の範囲】 １ 複数の制御信号を発生するため命令信号に応
   答する制御メモリ８０と、オペランド信号を記憶
   し前記オペランド信号を第１バス（外部〔〕バ
   ス１７）に移送し前記オペランド信号を表す複数
   の第１のバス信号を発生するセレクタ手段６０，
   １１，２０−２，２０−４と、前記制御信号を受
   信しその受信信号に応答して前記オペランド信号
   の移送とシフトを制御する信号を発生するシフト
   間隔制御手段２２−１２を含み命令に従つてオペ
   ランド信号のシフト動作を実行する処理装置であ
   つて、 前記セレクタ手段を制御する複数のシフト制御
   信号を発生する第１の複数の制御信号に応答する
   蓄積手段２２−１４ないし２２−２０と、前記シ
   フト動作中に前記オペランド信号がシフトされる
   ビツト位置の個数を示す複数のシフト信号を発生
   する前記複数のシフト制御信号に応答する論理手
   段２２−３０ないし２２−３０を含むシフト間隔
   制御手段２２−１２と、 前記第１バスに接続され第１のオペランドワー
   ドを表す前記複数の第１のバス信号を受信し、前
   記第１のオペランドワードを表す複数のマルチプ
   レクサ信号を発生するよう第１の状態での前記複
   数のシフト信号に応答するシフト手段１９，５６
   と、 前記複数のマルチプレクサ信号を記憶し第１の
   動作サイクル中に複数のレジスタ信号を発生する
   よう前記複数のシフト制御信号に応答するレジス
   タ手段（Ｑレジスタ５０）と、 を具備し、前記シフト手段１９，５６は更に第２
   のオペランドワードを表す前記複数の第１のバス
   信号及び前記第１のオペランドワードを表す前記
   複数のレジスタ信号を受信し、前記第２のオペラ
   ンドワードを第２バス（書込〔Ｗ〕バス８４）へ
   移送する第２の状態での前記複数のシフト信号に
   応答し前記第１のバス信号からシフトされる複数
   の第２のバス信号を発生し第２の動作サイクル中
   に前記第２の状態で前記複数のシフト信号により
   定められたビツト位置の数だけ前記レジスタ信号
   からシフトされる前記複数のマルチプレクサ信号
   を発生すること、また、シフトを受ける際情報エ
   レメントの高位または低位における或るビツトの
   置換を制御するシフトエンド手段２２−８は前記
   第２のオペランドワードを表す前記複数の第１の
   バス信号の第１エンド信号及び前記複数のレジス
   タ信号の第２エンド信号を受信しシフト形成を示
   す第２の複数の制御信号に応答し、前記第２の複
   数の制御信号が循環シフトを示す場合前記複数の
   シフト制御信号が前記第１エンド信号を表す第１
   のシフトエンド信号及び前記第２エンド信号を表
   す第２のシフトエンド信号を発生し、また前記第
   ２の複数の制御信号がオープンシフトを示す場合
   ２進数０を表す前記第１のシフトエンド信号及び
   第２のシフトエンド信号を発生すること、さら
   に、前記シフト手段が前記複数のマルチプレクサ
   信号を発生するよう前記第１のシフトエンド信号
   をシフトさせかつ前記第２の状態における複数の
   シフト信号により指定されるビツト位置の数だけ
   前記複数の第２のバス信号と前記複数のマルチプ
   レクサ信号が前記複数の第１のバス信号と前記複
   数のレジスタ信号からシフトされる前記第２の動
   作サイクル中に前記複数の第２のバス信号を発生
   するよう前記第２のシフトエンド信号をシフトさ
   せるよう応答することを特徴とする処理装置。 ２ 前記シフト間隔制御手段は、 左シフト動作を指示する左シフト信号を含む前
   記複数のシフト制御信号を発生するため前記第１
   の複数の制御信号に応動する複数のフリツプフロ
   ツプを含む前記蓄積手段と、 第１および第２の複数のシフト信号を含む前記
   複数のシフト信号を発生するため前記複数のシフ
   ト制御信号に応動する論理手段と、 を具備することを特徴とする特許請求の範囲第１
   項に記載された処理装置。 ３ 前記シフト手段は、 前記第１のオペランドワードを表わす前記複数
   の第１のバス信号を受信し、前記第１の動作サイ
   クル中前記複数のマルチプレクサ信号を発生する
   ため前記第１の状態の第１の複数のシフト信号に
   応動し、前記複数のマルチプレクサ信号を受信
   し、前記第２の動作サイクル中前記第２の状態の
   前記第１の複数のシフト信号によつて指定された
   ビツト位置数をシフトされる前記複数のマルチプ
   レクサ信号を発生するため前記第２の状態の前記
   第１の複数のシフト信号に応動する第１のシフト
   手段と、 前記第２のオペランドワードを表す前記複数の
   第１のバス信号を受信し、前記第２の状態の前記
   第１の複数のシフト信号および前記第２の複数の
   シフト信号は同じシフト間隔を指定する前記第２
   の動作サイクル中第２の複数のシフト信号によつ
   て指定されたビツト位置数をシフトされる前記複
   数の第２のバス信号を発生するための前記第２の
   複数シフト信号に応動する第２のシフト手段と、
   を具えたことを特徴とする特許請求の範囲第２項
   記載の処理装置。 ４ 前記第１のシフト手段は、 複数の第１のマルチプレクサから成り、その各
   各は前記複数のマルチプレクサ信号のうちの１つ
   の信号を発生し、複数の第１の入力端子のうちの
   １つの端子を選択するため前記第１の複数のシフ
   ト信号に応動する前記複数の第１の入力選択端子
   を有し、前記複数の第１のバス信号は前記複数の
   第１のバス信号からＯビツト位置をシフトされる
   前記複数のマルチプレクサ信号を発生するため前
   記複数の第１のマルチプレクサの各々の前記複数
   の入力端子のうちの所定の端子に結合されること
   を特徴とする特許請求の範囲第３項記載の処理装
   置。 ５ 前記複数の第１のマルチプレクサの各々は前
   記複数の第１入力端子に結合され、前記第１の複
   数のシフト信号によつて指定されるように１ビツ
   ト位置、２ビツト位置又は４ビツト位置左又は右
   にシフトされる前記複数のマルチプレクサ信号を
   発生するための前記複数の第１の入力端子のうち
   の１つの端子を選択するため前記第１の複数のシ
   フト信号を応動する前記複数のレジスタ信号を有
   することを特徴とする特許請求の範囲第４項記載
   の処理装置。 ６ 前記第２のシフト手段は、複数の第２のマル
   チプレクサから成り、その各々は、前記複数の第
   ２の入力端子のうちの１つの端子を選択するため
   前記第２の複数のシフト信号に応動する複数の第
   ２の入力選択端子を有し、前記複数の第１のバス
   信号は前記複数の第２の入力端子に結合され、前
   記第２の複数のシフト信号によつて指定されるよ
   うに０ビツト位置、１ビツト位置、２ビツト位置
   又は４ビツト位置左又は右にシフトされる前記複
   数の第２のバス信号を発生するための前記複数の
   第２の入力端子のうちの１つの端子を選択するた
   め前記第２の複数のシフト信号に応動するように
   結合されることを特徴とする特許請求の範囲第５
   項記載の処理装置。 ７ 前記複数の第２のマルチプレクサは前記第２
   のマルチプレクサの各々の８つの左群、中間群お
   よび右群を含み、 前記第２の複数のシフト信号は該左群および前
   記中間群の前記第２の入力選択端子に加えられる
   第３の複数のシフト信号および前記第２のマルチ
   プレクサの前記右群に加えられる第４の複数のシ
   フト信号を含み、 前記第２の入力選択端子に加えられる第１の状
   態の前記第３および第４の複数のシフト信号は前
   記左群、前記複数の第２のバス信号を発生するよ
   うに前記複数の第１のバス信号の右群と結合され
   る前記中間群および前記右群の前記複数の第２の
   入力端子を選択し、 前記複数の第１のバス信号の前記右群は３度反
   復され、第２の状態の前記第３および第４のシフ
   ト信号は前記複数の第２の入力端子を選択し、 前記複数の第１のバス信号の中間群は第２マル
   チプレクサの前記右群によつて選択され、 前記複数の第１のバス信号の前記右群はバイト
   スワツピング動作およびツウイニング動作を実行
   するため前記複数の第２のバス信号を発生するよ
   うに前記第２のマルチプレクサの前記中間群およ
   び前記左群によつて選択されることを特徴とする
   特許請求の範囲第６項記載の処理装置。 ８ 前記シフトエンド手段は、 前記循環シフトを示す第１の状態の循環シフト
   信号および前記オープンシフトを示す第２の状態
   の前記オープンシフト信号を発生するため前記第
   ２の複数の制御信号に応動するデコーダと、前記
   第１のエンドシフト信号を発生し、前記複数の第
   １のマルチプレクサと結合するために前記複数の
   第１のバス信号の前記中間群の左端信号からの該
   循環シフト信号および前記第１のシフトエンド信
   号に応動する複数のアンドゲートとから成り、 前記循環シフト信号が前記第２の状態であると
   き、前記レジスタ装置の右端は強制的に２進
   “０”にされ、前記循環シフト信号が前記第１の
   状態であるとき、前記レジスタ装置の右端は強制
   的に前記複数の第１のバス信号の前記中間群の左
   端信号にされ、前記複数の第１のシフト信号は左
   シフトを指示することを特徴とする特許請求の範
   囲第７項記載の処理装置。 ９ 前記シフトエンド手段はさらに、 第１の状態の前記第２の複数の制御信号および
   前記レジスタ装置の右端から前記第２のエンド信
   号を受信し、前記複数の第１のバス信号の前記左
   群に結合される前記第２のエンドシフト信号を発
   生し、循環右シフト中前記複数の第２のマルチプ
   レクサの前記中間群にシフトされるための前記複
   数のシフト制御信号に応動し、オープン右シフト
   中２進“０”信号を前記複数の第２のマルチプレ
   クサの前記中間群にシフトするための２進“１”
   である前記第２のエンドシフト信号を発生するた
   め第２の状態の前記第２の複数の制御信号に応動
   する第３のマルチプレクサ装置とから構成される
   ことを特徴とする特許請求の範囲第８項記載の処
   理装置。 １０ インデツクス値を表わす前記第１のバス信
   号を受信する前記第１のシフト手段はさらに、 ビツト位置の所定数によつてシフトされる前記
   第１のバス信号を表わす前記複数のマルチプレク
   サを受信し、複数のインデツクス値信号を発生す
   るためのインデツクス値レジスタと、 前記レジスタ装置に蓄積するため前記メモリサ
   ブシステムに蓄積された前記オペランド信号の左
   部の位置を示す複数のデコーダ信号のうちの１つ
   の信号を発生するため前記インデツクス値信号に
   応動するデコーダと、 を具備することを特徴とする特許請求の範囲第９
   項記載の処理装置。 １１ ビツト位置の前記所定数はビツトオペラン
   ドに対しては４、デイジツトオペランドに対して
   は２および半ワードに対しては１であることを特
   徴とする特許請求の範囲第１０項記載の処理装
   置。 １２ 前記デコーダは前記ビツトオペランドに対
   しては16のデコーダ信号のうちの１信号、前記デ
   イジツトオペランドに対しては４つのデコーダ信
   号のうちの１信号、前記半ワードオペランドに対
   しては２つのデコーダ信号のうちの１信号、を発
   生することを特徴とする特許請求の範囲第１１項
   記載の処理装置。